힙 메모리 취약점 탐지를 위한 메타데이터 테이블 기반순차 RISC-V 프로세서의 FPGA 구현 연구 = The Study on FPGA Implementation of Metadata Table-based In-order RISC-V Processor for Heap Memory Vulnerability Detection

국문 초록 (Abstract)

RISC-V 프로세서는 버클리 대학에서 개발된 오픈소스 ISA를 기반으로 하는 프로세서로, 저전력 소모와 높은 확장성을 바탕으로 다양한 임베디드 시스템에 널리 활용되고 있다. 그러나 C/C++와 같은 메모리 안전성이 보장되지 않는 프로그래밍 언어의 사용으로 인해 메모리 취약점 문제가 지속적으로 대두되고 있다. 본 논문에서는 순차(In-Order) 방식의 RISC-V 프로세서에서 낮은 성능 오버헤드로 힙 메모리 취약점을 탐지할 수 있는 하드웨어 설계를 제안한다. 순차 프로세서는 단순한 설계로 인한 낮은 비용과 전력 효율성을 바탕으로 많은 임베디드 시스템에서 널리 사용되지만, 제한된 자원으로 인해 메모리 안전성을 보장하기 위한 추가적인 탐지 기법 구현에 어려움이 있다. 이를 극복하기 위해, 본 논문에서는 메타데이터 테이블과 경계 검사 기법을 결합한 하드웨어 구조를 제안하여 성능 저하를 최소화하면서도 메모리 안전성을 강화하였다. 제안된 방법을 VC707 FPGA 평가 보드에 적용하여 성능을 검증한 결과, 실행 시간에서 평균 13.08%의 오버헤드가 발생함을 확인하였다. 또한, Juliet Test Suite를 활용한 검증에서 Double-Free, Use-After-Free, Overflow와 같은 주요 취약점을 대부분 탐지하는 성능을 확인하였다. 이를 통해 제안된 순차 RISC-V 프로세서 기반 하드웨어 구조가 낮은 성능 오버헤드로 힙 메모리 취약점을 효과적으로 탐지할 수 있음을 검증하였다.

다국어 초록 (Multilingual Abstract)

The RISC-V processor, developed at UC Berkeley as an open-source ISA, is widely used in embedded systems for its low power consumption and scalability. However, memory vulnerabilities persist due to unsafe programming languages like C/C++. This paper proposes a low-overhead hardware design for detecting heap memory vulnerabilities in an In-Order RISC-V processor. While In-Order processors are cost-effective and energy-efficient, their limited resources make implementing memory safety mechanisms challenging. To address this, we combine metadata tables and boundary checking to enhance memory safety with minimal performance loss. FPGA implementation on a VC707 board showed an average 13.08% execution time. Verification using the Juliet Test Suite demonstrated effective detection of double-free, use-after-free, and overflow vulnerabilities, confirming the proposed design’s efficiency in detecting heap memory vulnerabilities with minimal performance overhead.