동형암호를 위한 효율적인 NTT 기반의 BFV 암호화/복호화 아키텍처 설계 = Design of an Efficient NTT-Based Encryption and Decryption Architecture for the BFV Homomorphic Encryption

국문 초록 (Abstract)

최근 클라우드 컴퓨팅과 인공지능 기술의 발전으로 데이터 프라이버시 보호가 중요한 이슈로 떠오르고 있다. 동형암호(Homomorphic Encryption)는 데이터를 암호화한 상태에서 연산을 수행할 수 있어 개인정보 유출을 방지 할 수 있는 핵심 기술로 주목받고 있다. 그러나 동형암호는 데이터 크기와 복잡한 연산량, 특히 고차 다항식 곱셈으로 인해 기존 암호 체계 대비 처리 속도가 느리다는 한계가 있다. 본 논문에서는 Ring-LWE(Ring Learning With Errors) 기반의 BFV(Brakerski-Fan-Vercauteren) 동형암호 스킴을 처리하기 위한 효율적인 NTT(Number Theoretic Transform)를 이용한 하드웨어 아키텍처를 제안한다. 제안하는 아키텍처는 재구성 가능한 통합 버터플라이 유닛(Unified Butterfly Unit)을 기반으로 설계되었다. 또한, 연산 과정에서의 메모리 병목 현상을 해결하기 위해 Ping-Pong 메모리 구조와 64비트 데이터 패킹을 적용하여 메모리 접근 효율을 높였다. 설계된 하드웨어 아키텍처는 Xilinx Zynq UltraScale+ (9EG) FPGA에 구 현하여 성능을 검증하였다. 구현 결과, 제안하는 하드웨어 가속기는 소프트 웨어(Intel Core i9 CPU) 대비 암호화 연산에서 76.5배, 복호화 연산에서 55.2배의 속도 향상을 달성하였다. 전체 시스템 구현에는 47,033개의 LUT, 141,944개의 FF, 30개의 DSP, 37개의 BRAM이 사용되었다. 본 연구 결과는 동형암호 가속기 개발에 기여하며 향후 프라이버시가 중요한 데이터 처리 시스템의 실용화 가능성을 제시한다.

다국어 초록 (Multilingual Abstract)

With the rapid advancement of cloud computing and artificial intelligence, data privacy has become a critical issue. Homomorphic Encryption (HE) is attracting attention as a key technology that prevents personal information leakage by allowing computations to be performed on encrypted data. However, HE suffers from slow processing speeds compared to traditional encryption schemes due to large data sizes and high computational complexity, particularly in high-degree polynomial multiplication. This paper proposes an efficient Number Theoretic Transform (NTT)-based hardware architecture to accelerate the Ring-LWE-based BFV (Brakerski-Fan-Vercauteren) homomorphic encryption scheme. The proposed architecture is designed based on a reconfigurable Unified Butterfly Unit capable of processing NTT, Inverse NTT (INTT), and modular multiplication within a single hardware block. Furthermore, to resolve memory bottlenecks during computation, a Ping-Pong memory structure and 64-bit data packing technique are applied to maximize memory access efficiency. The designed architecture was implemented and verified on a Xilinx Zynq UltraScale+ (9EG) FPGA. Experimental results show that the proposed hardware accelerator achieves a speedup of approximately 76.5x for encryption and 55.2x for decryption compared to software-based processing on an Intel Core i9 CPU. The implementation of the entire system utilized 47,033 LUTs, 141,944 FFs, 30 DSPs, and 37 BRAMs. The results of this study contribute to the development of high-performance HE accelerators and demonstrate the feasibility of practical privacy-preserving data processing systems.

목차 (Table of Contents)

• Ⅰ. 서 론 1
• Ⅱ. 본 론 4
• 1. 배경 지식 4
• 1.1 양자내성암호(Post-Quantum Cryptography) 4
• 1.2 Ring-LWE 암호 알고리즘 6
• 1.3 동형암호(HE, Homomorphic Encryption) 8
• 2. BFV 동형암호 알고리즘 10
• 2.1 BFV 스킴의 개요 10
• 2.2 인코드(Encode)/디코드(Decode) 11
• 2.3 키 생성(Key Generation 12
• 2.4 암호화(Encryption)/복호화(Decryption) 13
• 2.5 동형 연산(Homomorphic Operations) 15
• 2.6 재선형화(Relinearization) 16
• 3. NTT 아키텍처 17
• 3.1 NTT 알고리즘 17
• 3.2 NTT 기반 다항식 곱셈 18
• 3.3 제안한 NTT 구조 23
• 4. BFV 기반 동형암호 아키텍처 55
• 4.1 암호화 아키텍처 55
• 4.2 복호화 아키텍처 57
• 4.3 전체 시스템 아키텍처 60
• 5. 결과 및 아키텍처 구현 62
• 5.1 BFV 동형암호 RTL 시뮬레이션 62
• 5.2 BFV 동형암호 FPGA 구현 결과 분석 65
• III. 결 론 69
• 참고문헌 71