전압-주파수-구역을 고려한 에너지 최적화 네트워크-온-칩 설계 방법론 = Voltage-Frequency-Island Aware Energy Optimization Methodology for Network-on-Chip Design

국문 초록 (Abstract)

네트워크-온-칩 (Network-on-Chip, NoC) 기술은 기존 시스템-온-칩(System-on-Chip, SoC) 설계에서 IP 블록 수 증가와 이에 수반된 상호 연결 네트워크 복잡화 및 데이터 대역폭 제한 등의 문제점을 해결하기 위한 새로운 설계 패러다임이다. 더불어 동작 주파수 증가에 따른 급격한 전력 소모, 클럭 신호의 분배와 동기화 문제 역시 중요한 이슈이며, 이에 대한 대안으로 광역적으로는 비동기, 국부적으로는 동기식 (Globally Asynchronous Locally Synchronous, GALS)인 시스템 설계 방법론이 저전력 기술과 결합되어 에너지 소모를 줄이고 모듈적인 설계를 위해서 고려되어 왔다. GALS 방식의 설계 스타일은 정밀한 시스템-수준 전력 관리를 적용하기 위해 최근 소개되고 있는 전압-주파수-구역 (Voltage-Frequency-Island, VFI) 의 개념과 매우 잘 어울린다. 본 논문에서는 VFI를 적용한 NoC 시스템에서 최적의 전압선택을 통해 에너지 소모를 최소화하는 효율적인 알고리즘을 제시한다. 최적의 코어(또는 처리 소자) 전압과 VFI를 찾기 위해 통신량을 고려한 코어 그래프 분할, 통신-경쟁 시간을 고려한 타일 매핑, 전력 변화량을 고려한 코어의 동적 전압 조절, 그리고 효율적인 VFI 병합 및 VFI-동적 전압 재 조절을 포함한다. 본 논문에서 제안한 설계 방법론은 기존 연구결과 대비 평균적으로 10.3%의 에너지 효율 향상이 있다는 것을 실험 결과를 통해 보여준다.

다국어 초록 (Multilingual Abstract)

Due to high levels of integration and complexity, the Network-on-Chip (NoC) approach has emerged as a new design paradigm to overcome on-chip communication issues and data bandwidth limits in conventional SoC(System-on-Chip) design. In particular, exponentially growing of energy consumption caused by high frequency, synchronization and distributing a single global clock signal throughout the chip have become major design bottlenecks. To deal with these issues, a globally asynchronous, locally synchronous (GALS) design combined with low power techniques is considered. Such a design style fits nicely with the concept of voltage-frequency-islands (VFI) which has been recently introduced for achieving fine-grain system-level power management. In this paper, we propose an efficient design methodology that minimizes energy consumption by VFI partitioning on an NoC architecture as well as assigning supply and threshold voltage levels to each VFI. The proposed algorithm which find VFI and appropriate core (or processing element) supply voltage consists of traffic-aware core graph partitioning, communication contention delay-aware tile mapping, power variation-aware core dynamic voltage scaling (DVS), power efficient VFI merging and voltage update on the VFIs. Simulation results show that average 10.3% improvement in energy consumption compared to other existing works.

목차 (Table of Contents)

• 요약
• Abstract
• Ⅰ. 도입 및 관련 연구 동향 소개
• Ⅱ. 문제 기술
• Ⅲ. VFI 최적화 설계 및 저전력 알고리즘
• Ⅳ. 실험 결과
• Ⅴ. 결론
• 참고문헌
• 저자소개

참고문헌 (Reference)

1 U. Y. Ogras, "Voltage-Frequency Island Partitioning for GALS-based Networks- on-Chip" 110-115, 2007

2 W. Dally, "Route Packets, Not Wires: On-Chip Interconnection Networks" 684-689, 2001

3 H. G. Lee, "On-Chip Communication Architecture Exploration: A Quantitative Evaluation of Point-to-Point, Bus, and Network-on-Chip Approaches" 12 (12): 2007

4 M. Coppola, "OCCN:A Network-On-Chip Modeling and Simulation Framework" 174-179, 2004

5 D. Bertozzi, "NoC Synthesis Flow for Customized Domain Specific Multiprocessor Systems-on-Chip" 16 (16): 113-129, 2005

6 L. Benini, "Networks on chips: A new SoC paradigm" 35 (35): 70-78, 2002

7 A. Jantsch, "Networks on Chip" Kluwer 2003

8 D. Wingard, "Micronetwork-based integration for SoCs" 673-677, 2001

9 "International Technology Roadmap for Semiconductors Report" 2006

10 M. Millberg, "Guaranteed Bandwidth using Looped Containers in Temporally Disjoint Networks within the Nostrum Network on Chip" 174-179, 2004

11 D.M.Chapiro, "Globally asynchronous locally synchronous systems" Stanford University 1984

12 Robert P. Dick, "Embedded System Synthesis Benchmarks Suite"

13 M. T. Schmitz, "Considering Power Variations of DVS Processing Elements for Energy Minimisation in Distributed Systems" 250-255, 2001

14 J. Hu, "Communication and task scheduling of application-specific networks-on-chip" 152 (152): 643-651, 2005

15 Y. S. Dhillon, "Algorithm for achieving minimum energy consumption in CMOS circuits using multiple supply and threshold voltages at the module level" 693-700, 2003

16 W. Jang, "A Voltage-Frequency Island Aware Energy Optimization Framework for Networks-on-Chip" 264-269, 2008