Low-power small-area pipelined phase accumulator for high-speed direct digital frequency synthesizers

국문 초록 (Abstract)

본 논문은 높은 주파수로 동작하는 직접 디지털 주파수 합성기(DDFS)용 저전력 저면적 위상 축적기(PACC)를 제안하였다. 보편적인 파이프라인(pipelined)구조의 위상 축적기는 많은 수의 D-F/F들이 필요하고 이는, 높은 주파수로 동작하는 위상 축적기를 설계하기 위해 파이프라인구조를 더 사용하기 때문이다. 파이프 라인구조에서는 D-F/F을 사용하여 입력된 FCW정보를 위상 축적에 제공하며, 이를 위해 프리스킹 스테이지(pre-skewing stage)가 존재하고, 큰 면적과 많은 소비전력을 소비한다. 제안된 회로는 프리스킹 스테이지에 있는 많은 수의 D-F/F을 게이팅(gating) 회로와 업 카운터(up-counter)를 사용하여 제거한다. 업 카운터로 생성된 분주된 클럭을 소수의 게이팅 회로에 제공해주어 보편적인 위상 축적기보다 저면적과 저전력으로 설계가 가능하다. 본 제안된 위상 축적기는 32-bit으로 설계되었으며, 0.18um CMOS 공정을 사용하여 설계하였다. 결과적으로는 기존의 위상 축적기와 대비하여 D-F/F의 65%를 줄였으며, 소비전력을 39% 감소시켰다.

다국어 초록 (Multilingual Abstract)

This paper proposes a low-power small-area pipelined phase accumulator (PACC) for high-speed direct digital frequency synthesizers (DDFSs). Conventional pipelined PACCs require large number of D-F/Fs, especially when they are highly pipelined for high-speed operations. The proposed clock gating scheme with an up-counter reduces the number of D-F/Fs in the pre-skewing stage. To demonstrate advantages of the proposed PACC over conventional ones, a 32-bit PACC is fabricated using a 0.18-μm standard CMOS technology. The measured results show that the number of D-F/Fs is reduced by up to 65% which corresponds to power reduction of 39% compared to conventional PACCs.

목차 (Table of Contents)

• Abstract i
• List of Tables iii
• List of Figures iii
• 1. Introduction 1
• 1.1. Fundamentals of DDFS 1
• 1.2. Introduction about PACC 4
• 2. Conventional Phase Accumulators 5
• 2.1. Structure of full adder 5
• 2.2. Structure of PACC and timing diagram 6
• 3. Proposed Accumulator 8
• 3.1. Data transition detection block and up-counter 8
• 3.2. The PACC using the proposed scheme 14
• 4. Test results 20
• 4.1. Chip and PCB photograph 20
• 4.2. Test result 22
• 5. Conclusion 25
• References 26
• 국 문 초 록 29