1나노 이하 후면 연결구조를 갖춘 3차원 적층 소자 기반 SRAM 트랜지스터 연구 = Study of SRAM transistor based on 3-dimensional stacked FET with backside interconnection structure beyond 1nm node

국문 초록 (Abstract)

세계 최초로, 후면 연결구조 (BSI) 구조를 갖춘 3차원 적층 소자 (3DSFET) 기반의 SRAM 트랜지스터 구현을 검증하였다. 다양한 후면 연결구조 (BSI) 방식 중에서도, 직접 백사이드 콘택트 연결구조 (DBC)는 1nm 이하 노드의 3차원 적층 소자 (3DSFET)에서 로직 트랜지스터와 SRAM bitcell의 면적을 최소화하는 데 핵심적인 역할을 한다.
3차원 적층 소자 (3DSFET) 구조에서는 상부에 NMOS, 하부에 PMOS를 배치하여 하부 PMOS 채널의 스트레스 엔지니어링을 유지하여 로직 소자 성능 관점에서의 이점을 제공한다. 그러나 3차원 적층 소자 (3DSFET)에서 SRAM bitcell의 관점에서 보면, 하부 소자를 제거할 수 없기 때문에 Pass-Gate (PG) 트랜지스터가 NMOS에서 PMOS로 전환되는 문제가 발생한다.
이에 따라, 직접 백사이드 콘택트 연결구조 (DBC) 기술을 활용하여 기존 방식과 동일하게 PG 트랜지스터에 NMOS를 사용할 수 있는 공정 흐름과 SRAM 레이아웃 디자인을 제안하였으며, 이를 통해 직접 백사이드 콘택트 연결구조 (DBC)와 3차원 적층 소자 (3DSFET) 기반의 SRAM 트랜지스터 동작 특성을 확인하였다. 또한, TCAD simulation을 활용해 SRAM 하드웨어 트랜지스터 동작 검증 결과를 반영하여 SRAM bitcell의 주요 읽기 (Read)와 쓰기 (Write)동작 및 SRAM stability (SNMR & SNMH) 특성을 확인하였다.
그 결과, 1nm 이하 노드에서 로직 트랜지스터 성능과 SRAM bitcell 구성에 모두 적합한 혁신적인 소자 구조를 제시하였으며, 이를 통해 읽기 전류 (IREAD)가 28% 향상되고, 쓰기 마진 (WRM)이 3% 개선되는 성과를 달성하였다.

다국어 초록 (Multilingual Abstract)

For the first time, we report SRAM transistor demonstration based on 3-Dimensional Stacked FET (3DSFET) with Back Side Interconnection (BSI) structure. Among the various Backside Interconnections (BSI) methods, Direct Backside Contact (DBC) is essential in minimizing the area of logic standard cells and SRAM bitcells with 3-dimensional Stacked FET (3DSFET) beyond the 1nm node.
The use of NMOS as top and PMOS bottom device structure provides the advantage of preserving the bottom PMOS channel stress engineering. From an SRAM design perspective, the DBC structure offers the advantage of allowing the use of NMOS for the Pass-Gate (PG) transistor, as was done previously.
We demonstrated SRAM transistor operation by adopting the highly promising 3DSFET with DBC structure. And we validated the SRAM bitcell operation through TCAD simulation by applying hardware verification of the SRAM transistor.
As a result, we can propose an innovative structure that is compatible with both logic transistor performance and SRAM bitcell configuration with 28% higher IREAD and 3% WRM improvement beyond 1nm node.

목차 (Table of Contents)

• 제 1 장 서 론 1
• 제 2 장 3차원 적층 SRAM 문제점 9
• 제 1 절 3차원 적층 SRAM 문제점 9
• 제 2 절 후면 연결구조를 갖춘 3차원 적층 SRAM 제안 13
• 제 3 장 후면 연결구조를 갖춘 3차원 적층 SRAM 구현 17
• 제 1 절 SRAM 소자 제작 공정 플로우 17
• 제 2 절 SRAM 레이아웃 디자인 20
• 제 3 절 SRAM bitcell TCAD 구현 24
• 제 4 장 후면 연결구조를 갖춘 3차원 적층 SRAM 검증 25
• 제 1 절 SRAM 구조 구현 및 검증 25
• 제 2 절 SRAM 트랜지스터 전기적 특성 검증 29
• 제 3 절 SRAM bitcell TCAD 동작 특성 검증 32
• 제 5 장 결 론 40
• 참고문헌 42
• Abstract 47