본 논문은 정밀한 클락 지연을 발생하는 회로 기법을 제안하였다. 이 기법은 지연 체인을 다중 클락 주기에 록킹(Locking)시켜서 개별 지연단(Delay Stage)의 지연보다 작은 지연 해상도를 갖도록 ...
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박준영 ; 강진구 ; Park, Jun-Young ; Kang, Jin-Ku
1999
Korean
CMOS ; delay ; DLL ; timing resolution
KCI등재
학술저널
50-56(7쪽)
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본 논문은 정밀한 클락 지연을 발생하는 회로 기법을 제안하였다. 이 기법은 지연 체인을 다중 클락 주기에 록킹(Locking)시켜서 개별 지연단(Delay Stage)의 지연보다 작은 지연 해상도를 갖도록 ...
본 논문은 정밀한 클락 지연을 발생하는 회로 기법을 제안하였다. 이 기법은 지연 체인을 다중 클락 주기에 록킹(Locking)시켜서 개별 지연단(Delay Stage)의 지연보다 작은 지연 해상도를 갖도록 하는 것이다. 이 기법으로 단위 셀이 750ps의 지연시간을 갖는 지연체인에서 DLL(Delay Locked Loop)을 이용하여 250ps의 지연간격을 갖는 지연 발생회로를 설계하였다. 제안한 회로는 지연체인이 클락 신호 주기의 3배에 록킹이 되도록 하였으며, 1.5um CMOS공정의 모의 실험을 통해 단위지연셀 지연시간의 1/3인 250ps의 지연간격을 발생함을 확인하였다.
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학술지 이력
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2005-10-17 | 학술지명변경 | 외국어명 : 미등록 -> Journal of IKEEE | ![]() |
2005-05-30 | 학술지등록 | 한글명 : 전기전자학회논문지외국어명 : 미등록 | ![]() |
2005-03-25 | 학회명변경 | 한글명 : (사) 한국전기전자학회 -> 한국전기전자학회영문명 : 미등록 -> Institute of Korean Electrical and Electronics Engineers | ![]() |
2005-01-01 | 평가 | 등재후보 1차 PASS (등재후보1차) | ![]() |
2004-01-01 | 평가 | 등재후보 1차 FAIL (등재후보1차) | ![]() |
2003-01-01 | 평가 | 등재후보학술지 선정 (신규평가) | ![]() |
학술지 인용정보
기준연도 | WOS-KCI 통합IF(2년) | KCIF(2년) | KCIF(3년) |
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2016 | 0.3 | 0.3 | 0.29 |
KCIF(4년) | KCIF(5년) | 중심성지수(3년) | 즉시성지수 |
0.24 | 0.22 | 0.262 | 0.17 |