Gate modification of silicon carbide-based field effect transistors for power device applications

국문 초록 (Abstract)

탄화규소(4H-SiC)는 고온에서 동작 가능한 고전력/고전압 소자의 응용 가능한 재료로써 상당한 잠재력을 보이고 있다. 탄화규소는 실리콘보다 높은 값의 띠간격 에너지(~3.26 eV), 열전도도(~4.9 W/cm∙K), 절연파괴 강도(~3 MV/cm), 전자 이동도(~900 cm2/V∙s), 정공 이동도(~115 cm2/V∙s) 등의 특성을 가지고 있다. 이러한 전기적 특성을 이용하여 소자에 응용 할 경우, 뛰어난 열적 안정성과 열전도성을 바탕으로 고온 및 고주파 환경에서 동작 할 수 있는 특징을 가지고 있다. 이러한 재료적 장점들에도 불구하고, SiO2/SiC 계면에 존재하는 높은 전하 밀도와 낮은 반전 채널이동도, 게이트 산화막의 신뢰성은 탄화규소 기반의 전력소자가 발전하는 데 해결 되어야 하는 중대한 요소이다.
구조와 관련하여, 전계효과 트랜지스터는 수평과 수직, 두 가지의 구조로 제작될 수 있다. 수평형 전계효과 트랜지스터는 빠른 스위칭 속도를 가져, 전력 집적 회로와 높은 성능의 센서 응용 분야에 여러 장점을 가지고 있다. 반면에 수직형 전계 효과 트랜지스터는 높은 패킹 밀도와 낮은 온 저항을 가지기 때문에 높은 전력을 요구하는 응용분야에서 선호하는 구조이다.
본 논문에서는 4H-SiC를 사용하여 전력소자의 성능을 향상하기 위하여 수평 및 수직형 구조를 가지는 전계효과 트랜지스터의 디자인, 제작 및 특성 평가를 연구하였다.
실리콘 카바이드 수평형 전계효과트랜지스터가 높은 전력밀도와 고온에서 안정적으로 동작하게 하기 위하여 축적 채널로서의 이온 임플란테이션 층과 이중 게이트구조, 채널영역으로서의 나노리본 구조 등을 고안하였다. 제작된 탄화규소 수직형 전계효과트랜지스터 구조는 낮은 게이트 누설전류와 높은 캐리어 이동도, 고온에서의 향상된 동작특성을 가지는 것을 확인하였다. 제작된 소자는 Normally-on 특성을 가지며 문턱전압은 3V를 가졌다.
탄화규소 수직형 전계효과트랜지스터로는 1250V의 항복전압과 5V의 문턱전압을 가지는 4인치 웨이퍼상에 SiC DMOSFET이 설계 및 제작되었다. 본 구조는 게이트 아래의 p-base 영역 사이에 buried p-region 구조를 추가하여 기존의 DMOSFET에서 보다 높은 게이트 옥사이드 항복전압을 달성하였다. 향상된 게이트 구조는 JFET 영역과 게이트 옥사이드 계면에 형성되는 높은 전계를 효과적으로 막아주는 것을 시뮬레이션 및 실험 결과를 통하여 확인하였다.
본 논문에서 설계 제작된 4H-SiC 기반의 수평구조 및 수직구조의 전력 전계효과트랜지스터는 향상된 게이트 구조의 최적화를 통하여 고온에서 에너지 효율을 높일것으로 기대한다.

다국어 초록 (Multilingual Abstract)

SiC (silicon carbide) based devices are expected to have high electrical stress and high temperature operation capabilities on the basis of their physical properties, including a wide-bandgap (~3.26 eV), high thermal conductivity (~4.9 W/cm∙K), high critical field (~3 MV/cm), and high bulk mobility (μn= 800~950 cm2/V∙s, μp= 115cm2/V∙s). Despite these potential advantages, the high density of interfacial between SiO2/SiC trapping states and poor gate oxide reliability are critical obstacles to the development of SiC power transistors.
In terms of device structure, field-effect transistors (FETs) can be designed with either a lateral or vertical structure. Lateral FETs have the extrinsic advantage of realizing power integrated circuits. In contrast, vertical FETs are preferred in high-power applications due to their higher cell-packing density, and consequently lower on-resistance.
This thesis focuses on the design, fabrication, and characterization of laterally and vertically structured metal–oxide–semiconductor field-effect transistors (MOSFETs) to demonstrate improved performance achievable using 4H-SiC. For stable operation at high power densities and high temperatures, improved gate modifications are implemented.
The fabricated SiC lateral field-effect transistors have a nanoribbon structure as a channel region to improve thegate performance. The fabricated SiC lateral FETs show normally-on characteristics, a threshold voltage of 3 V. Our results suggest that the laterally structured SiC FETs have lower gate leakage current and improved device characteristics at elevated temperatures.
In SiC vertical field-effect transistors, a double-implanted MOSFET (DMOSFET) with 1200V blocking voltage was designed and fabricated. This structure introduces a buried p-region between the p-base spacing to take advantage of the higher gate oxide breakdown. The improved gate structure provides effective shielding to prevent a high electricfield in the gate oxide.
Large-scaled SiC vertical MOSFETs were fabricated with a blocking voltage of 1250V and a threshold voltage of 5V.
Our results suggest that the proposed nano-structured lateral FETs are improved device characteristics in integrated circuits at elevated temperatures and vertical FETs with the gate modification structure have the advantage of high-power applications.

목차 (Table of Contents)

• Chapter 1. Introduction 1
• Chapter 2. Material properties 4
• 2.1. Crystal structure and polytypes of SiC 4
• 2.2. Electronic properties of SiC 9
• 2.3. SiC for power device application 14
• 2.3.1 Differences between Lateral and Vertical MOSFET 17
• 2.3.2 Characteristics of the power MOSFET 20
• 2.4. Simulation of SiC devices 23
• 2.4.1 Mobility model 23
• 2.4.2 Carrier generation-recombination model 24
• 2.4.3 Impact ionization model 25
• Chapter 3. Vertical Structures; Buried-P Implanted 4H-SiC Field Effect Transistors 27
• 3.1. Fabrication of vertical DMOSFET 28
• 3.1.1 Device optimization 28
• 3.1.2 Vertical SiC DMOSFET structure and layout 32
• 3.1.3 Fabrication process for SiC vertical MOSFET 35
• 3.2. Electrical properties of buried-p implanted vertical DMOSFETs 45
• 3.2.1 Gate leakage current 45
• 3.2.2 Forward voltage drop 48
• 3.2.3 Off-state breakdown voltage 52
• Chapter 4. Summary, conclusions, and future outlook 59
• Appendix 62
• A.1 Fabrication of 4H-SiC nanoribbon field effect transistors 63
• A.1.1 4H-SiC nanoribbon FET structure and layout 63
• A.1.2 Fabrication process for 4H-SiC nanoribbon FET 66
• A.2. Transfer characteristics at elevated temperature 78
• A.2.1 Optimization gate structure 78
• A.2.2 Low damage ICP etching process 80
• A.2.3 Transfer characteristics 83
• A.2.4 The effect of channel thickness 87
• A.2.5 Back gate bias effect 89
• A.2.6 Elevated temperature operation 93
• References 97
• Publications international journal articles 115
• List of Patents 120
• Project experiences 121