기동 전류를 개선한 수직 PNP 트랜지스터의 특성에 관한 연구

국문 초록 (Abstract)

본 논문에서는 기생 트랜지스터를 억제하여 대기 전류를 낮춰 기동전류를 개선한 수직 PNP 트랜지스터의 특성을 소개한다. 기생 효과를 억제하기 위해, 회로 변경 없이 "DN+ 링크"를 사용하여 기생 PNP 트랜지스터를 억제 시킨 수직 PNP 트랜지스터를 설계하였으며, 표준 IC 프로세서를 이용한 LDO 레귤레이터를 제작했다. 제작된 기생 PNP 트랜지스터의 hFE 가 기존의 18에서 0.9로 감소하였다. 개선된 “DN+ 링크” 구조 수직 PNP 트랜지스터로 제작된 LDO 레귤레이터의 기동 전류는 기존의 기동 전류 90㎃에서 32㎃ 로 감소되었다. 이로 인해 대기상태에서 저 소비전력을 구현한 LDO 레귤레이터를 개발하였다.

다국어 초록 (Multilingual Abstract)

In this paper, we introduce the characteristics of a vertical PNP transistor that improves start current by decreasing quiescent current with suppressing the parasitic transistor. In order to suppress the parasitic effect, we designed a vertical PNP transistor which suppresses parasitic PNP transistor by using the "DN+ links" without changing the circuit and made a LDO regulator using a standard IC processor. HFE of the fabricated parasitic PNP transistor decreased from conventional 18 to 0.9. Starting current of the LDO regulator made of the vertical PNP transistor using the improved “DN+ linked” structure is reduced from the conventional starting current of 90㎃ to 32㎃. As the result, we developed a LDO regulator which consumes lower power in the standby state.

목차 (Table of Contents)

• 요약
• Abstract
• 1. 서론
• 2. 설계
• 3. 실험
• 4. 결과 및 논의
• 5. 결론
• References

참고문헌 (Reference)

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