전압-시간 변환기(VTC)의 선택적 선형 구간 사용을 통한 시간 영역 이중 단계 ADC의 설계 = Design of Two-step Time-domain ADC with Selective Linear Range of Voltage to Time Converter (VTC)

국문 초록 (Abstract)

본 논문에서는 VTC(voltage-to-time converter)의 선형적인 영역을 사용하는 고속 시간 영역 이중 단계 ADC(analog-to-digital converter)를 제안한다. 기존 VTC는 입력 전압에 따라 time full scale이 비선형성이 발생해서 이를 해결하기 위해 비선형성이 작은 매우 좁은 입력 range로 ADC를 설계하거나 이러한 비선형성을 다중 단계를 통해서 correction을 해줘야만 한다. 이를 개선하기 위해 기존의 VTC에서 time full scale을 에 대한 시간 정보와 에 대한 시간 정보만을 이용했던 반면 에 대한 시간 정보를 활용하고 VTC를 통한 MSB decision을 통해 선형 영역의 정보만을 선택적으로 사용하여 설계하였다. 또한 다중 단계 ADC에서는 TDC(time-to-digital converter)가 단계 수만큼 필요하지만 본 논문은 TDC를 단순히 MUX만을 이용해 재사용을 하여 TDC의 면적을 절반으로 줄일 수 있었다. 또한 VTC의 선형적인 부분을 선택하여 사용함으로써 CDAC과 fine step에서의 VTC의 필요성을 제거할 수 있었고 이에 따라 전력을 5.256mW에서 4.158mW로 26.4%의 전력을 감소시킬 수 있었고 1ns 지연 시간 또한 감소시킬 수 있었다.

다국어 초록 (Multilingual Abstract)

This paper proposes a high-speed, time-domain, two-step A/D converter (ADC) that utilizes the linear region of the VTC. Conventional VTCs suffer from nonlinearity in the time full-scale depending on the input voltage. To address this, the ADC must be designed with a relatively narrow input range with relatively small nonlinearities, or this nonlinearity must be corrected through multi-step processing. To improve this, while conventional VTCs utilize only and time information for the time full-scale, this new A/D converter utilizes time information and selectively utilizes only linear information through MSB decisions via the VTC. Furthermore, while multi-step ADCs require a TDC for each step, this paper reuses the TDC using a simple MUX, reducing the area of ​​the TDC by half compared to a conventional two-step ADC. Consequently, by selectively utilizing the linear portion of the VTC, the need for VTC in CDAC and fine steps was eliminated, resulting in a 26.4% power reduction from 5.256 mW to 4.158 mW and a 1 ns delay reduction.
Using a 180 nm CMOS process, power consumption of 4.158 mW and a speed of 0.3 GS/s were achieved.

목차 (Table of Contents)

• 제1장 서론 1
• 제2장 서브 채널 ADC의 후보 3
• 2.1. Conventional SAR ADC의 구조 3
• 2.2. Loop-Unrolled(LU) SAR ADC의 구조 4
• 2.3. Multi bit/cycle SAR ADC의 구조 5
• 제3장. 시간 영역 ADC 6
• 3.1. 시간 영역 ADC의 동작 6
• 3.2. 전압-시간 변환기(VTC) 7
• 3.3. 시간-디지털 변환기(TDC) 10
• 3.4. 기존 구조의 한계점 14
• 제4장 제안하는 시간 영역 two-step ADC 16
• 4.1 제안하는 시간 영역 two-step ADC의 구조 16
• 4.2 부트스트랩 스위치 20
• 4.3 차동 부트스트랩 스위치 22
• 4.4 Phase interpolation(PI) TDC 23
• 4.5 Time Residue Generator(TRG) 24
• 4.6 시간 비교기 26
• 4.7 동적 레지스터 27
• 4.8 MUX encoder 28
• 제5장 결과 29
• 5.1 공통 모드 전압에 따른 시뮬레이션 29
• 5.2 TDC interpolation error 시뮬레이션 32
• 5.3 VTC의 PVT에 따른 THD 시뮬레이션 33
• 5.4 Time Quantization step Monte carlo 시뮬레이션 34
• 5.5 캐스캐이딩 유무에 따른 시뮬레이션 36
• 제6장 결론 37
• 참고문헌 38
• 영문요약 40