High-speed multi-level transceivers for memory interface applications

다국어 초록 (Multilingual Abstract)

This dissertation presents two research works on transceiver design for multi-level signaling in high-speed memory interfaces. The first work proposes
a 21-Gb/s duobinary transceiver targeting GDDR applications. The proposed transceiver incorporates a duobinary voltage-mode driver compliant with GDDR
impedance specifications and a time-interleaved successive-approximation receiver, enabling improved operation under channel loss while maintaining
energy-efficient data reception. The second work presents a triple-mode transceiver supporting 16-Gb/s NRZ and 28-Gb/s PAM4/PAM7 to flexibly
address diverse channel conditions and data-rate requirements of next-generation memory links. The transmitter adopts an encoder-driver architecture
that converts the input data into unified level information, allowing independent control of each PAM7 output voltage level. The receiver employs a distributed
analog front-end with multiple reference voltages and an efficient level-detection structure to enhance linearity for multi-level signaling while reducing analog
complexity. Measurement results from a fabricated 28-nm CMOS prototype demonstrate that the relative advantages of each signaling mode vary with
channel loss conditions, and that PAM7 enables reliable data reception in lossy channels where NRZ and PAM4 operation becomes challenging. Overall, this
dissertation presents key circuit techniques and transceiver design directions for the practical use of duobinary and multi-level signaling in high-speed memory
interfaces, and proposes effective solutions for reliable data transmission in bandwidth-limited and high-loss channel environments.

국문 초록 (Abstract)

본 논문은 고속 메모리 인터페이스를 위한 멀티레벨 시그널링 트랜시버 기술을 주제로 두 가지 연구를 제시한다. 첫 번째 연구에서는 GDDR 인터페이스를
대상으로 21 Gb/s 듀오바이너리 트랜시버를 제안한다. 제안된 트랜시버는 GDDR 임피던스 규격을 만족하는 듀오바이너리 전압모드 드라이버와 시간 인터리브
방식의 successive-approximation 수신기를 포함하며, 채널 손실 환경에서의 동작 여유를 개선하고 에너지 효율적인 수신을 가능하게 한다. 두 번째 연구에서는
차세대 메모리 링크가 요구하는 다양한 채널 조건과 데이터 전송률을 유연하게 대응하기 위해, 16 Gb/s NRZ 및 28 Gb/s PAM4/PAM7을 지원하는 트리플모드
트랜시버를 제안한다. 송신기는 입력 신호를 단일 레벨 데이터로 변환하는 인코더-드라이버 구조를 통해 PAM7 각 출력 전압 레벨을 독립적으로 제어할 수 있도록
설계되었으며, 수신기는 다중 기준 전압을 사용하는 분산형 아날로그 프론트엔드와 효율적인 레벨 디텍션 구조를 통해 멀티레벨 신호의 선형성을 향상시키고 수신
아날로그 복잡도를 완화한다. 제작된 28-nm CMOS 프로토타입을 통해, 채널 손실 조건에 따라 각 시그널링 모드의 특성이 달라짐을 확인하였으며, NRZ 및
PAM4로는 동작이 어려운 손실 환경에서도 PAM7을 이용한 안정적인 데이터 수신이 가능함을 검증하였다. 종합적으로, 본 논문은 고속 메모리 인터페이스
환경에서 듀오바이너리 및 멀티레벨 시그널링의 실용적 적용을 위한 트랜시버 설계 방향과 핵심 회로 기법을 제시하며, 대역폭이 제한되고 손실이 큰 채널 환경에서도
신뢰성 있는 데이터 전송을 가능하게 하는 효과적인 방안을 제안한다.

목차 (Table of Contents)

• 1. INTRODUCTION 1
• 1.1 Research Area 1
• 1.2 Organization of the Thesis 3
• 2. Research Background 4
• 2.1 Industry Trends and Background 4
• 2.2 Motivation for Multi-level signaling 5
• A. Limitations of NRZ Transceiver Systems for High-Speed Interfaces 5
• B. Advantages of Multi-level signaling 6
• 2.3 Comparison of Multi-level signaling schemes 7
• A. Duobinary 7
• B. PAM4 11
• C. Duobinary-PAM4 12
• D. Comparison of signaling schemes 15
• 2.4 Design issues in multi-level transceiver (RLM, non-linearity) 17
• A. Ratio of the level mismatch (RLM) 17
• B. Non-Linearity 18
• 3. A 21Gb/s Duobinary Transceiver for GDDR Interfaces with an Adaptive Equalizer 19
• 3.1 Motivation 19
• 3.2 Overall architecture 20
• 3.3 Transmitter 22
• A. Transmitter architecture 22
• B. NRZ-to-Duobinary Conversion 23
• C. Duobinary Voltage-mode driver 27
• 3.4 Receiver 32
• A. Receiver architecture 32
• B. Duobinary level detector 34
• C. Duobinary-to-NRZ Conversion 38
• D. Adaptive algorithm for Duobinary EQ and PD 42
• 3.5 Measurement results and Performance analysis 46
• 3.6 Summary 51
• 4. A 16 Gb/s NRZ and 28Gb/s PAM4/Duobinary-PAM4 (PAM7) Transceiver with Enhanced Linearity 52
• 4.1 Motivation 52
• 4.2 Transmitter 55
• A. Transmitter architecture 55
• B. NRZ and PAM4 mode operation 57
• C. PAM7 mode operation 58
• 4.3 Receiver 64
• A. Receiver architecture 64
• B. Analog front-end (AFE) 66
• C. PAM7 to NRZ conversion 73
• 4.4 Experimental Results and Performance Analysis 75
• 4.5 Summary 83
• 5. Conclusion 84
• References 86
• 논문요약 91