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      IEEE 802.11a 무선 랜 설계 및 검증에 관한 연구 = (A) Study on Design and Verification of a IEEE 802.11a Wireless LAN

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      https://www.riss.kr/link?id=T10040782

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      다국어 초록 (Multilingual Abstract) kakao i 다국어 번역

      In this paper, we present an IEEE 802.11a WLAN design method based on a platform, and propose a CODEC processor design method. In order to design IEEE 802.11a WLAN, we used a software-based platform. The IEEE 802.11a baseband processor is designed using hardware description language. we development circuit on interface controller for the data transceive between PHY Layer and MAC Layer. Scrambler and Descrambler to security design source data. Although, we present about implementation of channel coder and Viterbi decoder for Mobile communications & IEEE 802.11a Wireless LAN. In the IEEE 802.11a WLAN decoder provide that Viterbi algorithm and Convolutional encoder by constraint length K=7, (133_(8), 177_(8)) for channel error correction. Interleaver and Deinterleaver designed to exchange serial error by countinuous error in channel error incorporating multipath fading for random error. In order to verification, we provide simulation results This circuit is implemented using Xilinx FPGA device xc2v6000.
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      In this paper, we present an IEEE 802.11a WLAN design method based on a platform, and propose a CODEC processor design method. In order to design IEEE 802.11a WLAN, we used a software-based platform. The IEEE 802.11a baseband processor is designed usi...

      In this paper, we present an IEEE 802.11a WLAN design method based on a platform, and propose a CODEC processor design method. In order to design IEEE 802.11a WLAN, we used a software-based platform. The IEEE 802.11a baseband processor is designed using hardware description language. we development circuit on interface controller for the data transceive between PHY Layer and MAC Layer. Scrambler and Descrambler to security design source data. Although, we present about implementation of channel coder and Viterbi decoder for Mobile communications & IEEE 802.11a Wireless LAN. In the IEEE 802.11a WLAN decoder provide that Viterbi algorithm and Convolutional encoder by constraint length K=7, (133_(8), 177_(8)) for channel error correction. Interleaver and Deinterleaver designed to exchange serial error by countinuous error in channel error incorporating multipath fading for random error. In order to verification, we provide simulation results This circuit is implemented using Xilinx FPGA device xc2v6000.

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      목차 (Table of Contents)

      • 목차 = i
      • 그림목차 = iii
      • 표목차 = vi
      • I. 서론 = 1
      • 1. 연구 배경 = 1
      • 목차 = i
      • 그림목차 = iii
      • 표목차 = vi
      • I. 서론 = 1
      • 1. 연구 배경 = 1
      • 2. 연구 동향 = 2
      • 3. 연구 목적 = 3
      • II. IEEE 802.11a 무선 랜의 구조 = 6
      • 1. PHY Layer Interface Controller 블록 = 6
      • 가. 송신부 = 7
      • 나. 수신부 = 11
      • 다. IEEE 802.11a 프레임 포맷 = 14
      • 2. IEEE 802.11a WLAN Scrambler/Descrambler = 18
      • 가. Scrambler = 18
      • 나. Descrambler = 20
      • 다. 회로 구현 = 21
      • 3. IEEE 802.11a WLAN Channel Codec = 23
      • 가. Convolutional Encoder = 23
      • 나. Puncturing & Depuncturing Pattern = 24
      • 다. Viterbi Decoder = 28
      • 4. IEEE 802.11a WLAN Interleaver/Deinterleaver = 35
      • 가. Interleaver = 35
      • 나. Deinterleaver = 38
      • 다. 회로 구현 = 39
      • 5. IEEE 802.11a WLAN MODEM = 41
      • 가. 모뎀 기본 구조 = 41
      • 나. IFFT/FFT 사양 및 알고리즘 = 45
      • 다. 입력신호의 양자화 분석 = 48
      • III. IEEE 802.11a WLAN 기저대역 모뎀의 검증 = 50
      • 1. CODEC Module의 통합 검증 실험 = 50
      • 2. CODEC부 + MODEM부 통합 = 53
      • 가. 시스템 합성 = 53
      • 나. 시스템 컴파일 방법 = 55
      • 3. FPGA 칩 테스트 = 57
      • IV. 결론 = 60
      • 참고문헌 = 62
      • ABSTRACT = 64
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