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      디지털 코드 오차 보정 기법을 사용한 15비트 50MS/s CMOS 파이프라인 A/D 변환기 = A 15b 50MS/s CMOS Pipeline A/D Converter Based on Digital Code-Error Calibration

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      https://www.riss.kr/link?id=A76263945

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      국문 초록 (Abstract)

      본 논문에서는 디지털 코드 오차 보정 기법을 사용한 15비트 50MS/s CMOS 파이프라인 ADC를 제안한다. 제안하는 ADC는 15비트 수준의 고해상도에서 면적과 전력 소모를 최소화하기 위해서 4단 파이프라인 구조를 사용하며 전체 ADC의 아날로그 회로를 변경하지 않고 첫 번째 단에 약간의 디지털 회로만을 추가하는 디지털 코드 오차 보정 기법을 적용한다. 첫 번째단에서 소자 부정합으로 인해 발생하는 코드 오차는 나머지 세 단에 의해 측정된 후 메모리에 저장되고 정상 동작 시 메모리에 저장된 코드 오차를 디지털 영역에서 제거하여 보정한다. 모든 MDAC 커패시터 열에는 주변 신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 적용하여 소자 부정합에 의한 영향을 최소화하면서 동시에 첫 번째 단의 소자 부정합을 보다 정밀하게 측정하도록 하였다. 시제품 ADC는 0.18㎛ CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 15비트 해상도에서 각각 0.78LSB 및 3.28LSB의 수준을 보이며, 50MS/s의 샘플링 속도에서 최대 SNDR 및 SFDR은 각각 67.2㏈ 및 79.5㏈를 보여준다. 시제품 ADC의 칩 면적은 4.2㎟ 이며 전력 소모는 2.5V 전원 전압에서 225㎽이다.
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      본 논문에서는 디지털 코드 오차 보정 기법을 사용한 15비트 50MS/s CMOS 파이프라인 ADC를 제안한다. 제안하는 ADC는 15비트 수준의 고해상도에서 면적과 전력 소모를 최소화하기 위해서 4단 파이...

      본 논문에서는 디지털 코드 오차 보정 기법을 사용한 15비트 50MS/s CMOS 파이프라인 ADC를 제안한다. 제안하는 ADC는 15비트 수준의 고해상도에서 면적과 전력 소모를 최소화하기 위해서 4단 파이프라인 구조를 사용하며 전체 ADC의 아날로그 회로를 변경하지 않고 첫 번째 단에 약간의 디지털 회로만을 추가하는 디지털 코드 오차 보정 기법을 적용한다. 첫 번째단에서 소자 부정합으로 인해 발생하는 코드 오차는 나머지 세 단에 의해 측정된 후 메모리에 저장되고 정상 동작 시 메모리에 저장된 코드 오차를 디지털 영역에서 제거하여 보정한다. 모든 MDAC 커패시터 열에는 주변 신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 적용하여 소자 부정합에 의한 영향을 최소화하면서 동시에 첫 번째 단의 소자 부정합을 보다 정밀하게 측정하도록 하였다. 시제품 ADC는 0.18㎛ CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 15비트 해상도에서 각각 0.78LSB 및 3.28LSB의 수준을 보이며, 50MS/s의 샘플링 속도에서 최대 SNDR 및 SFDR은 각각 67.2㏈ 및 79.5㏈를 보여준다. 시제품 ADC의 칩 면적은 4.2㎟ 이며 전력 소모는 2.5V 전원 전압에서 225㎽이다.

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      다국어 초록 (Multilingual Abstract)

      This work proposes a 15b 50MS/s CMOS pipeline ADC based on digital code-error calibration. The proposed ADC adopts a four-stage pipeline architecture to minimize power consumption and die area and employs a digital calibration technique in the front-end stage MDAC without any modification of critical analog circuits. The front-end MDAC code errors due to device mismatch are measured by un-calibrated back-end three stages and stored in memory. During normal conversion, the stored code errors are recalled for code-error calibration in the digital domain. The signal insensitive 3-D fully symmetric layout technique in three MDACs is employed to achieve a high matching accuracy and to measure the mismatch error of the front-end stage more exactly. The prototype ADC in a 0.18㎛ CMOS process demonstrates a measured DNL and INL within 0.78LSB and 3.28LSB. The ADC, with an active die area of 4.2㎟, shows a maximum SNDR and SFDR of 67.2㏈ and 79. ㏈, respectively, and a power consumption of 225mW at 2.5V and 50MS/s.
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      This work proposes a 15b 50MS/s CMOS pipeline ADC based on digital code-error calibration. The proposed ADC adopts a four-stage pipeline architecture to minimize power consumption and die area and employs a digital calibration technique in the front-e...

      This work proposes a 15b 50MS/s CMOS pipeline ADC based on digital code-error calibration. The proposed ADC adopts a four-stage pipeline architecture to minimize power consumption and die area and employs a digital calibration technique in the front-end stage MDAC without any modification of critical analog circuits. The front-end MDAC code errors due to device mismatch are measured by un-calibrated back-end three stages and stored in memory. During normal conversion, the stored code errors are recalled for code-error calibration in the digital domain. The signal insensitive 3-D fully symmetric layout technique in three MDACs is employed to achieve a high matching accuracy and to measure the mismatch error of the front-end stage more exactly. The prototype ADC in a 0.18㎛ CMOS process demonstrates a measured DNL and INL within 0.78LSB and 3.28LSB. The ADC, with an active die area of 4.2㎟, shows a maximum SNDR and SFDR of 67.2㏈ and 79. ㏈, respectively, and a power consumption of 225mW at 2.5V and 50MS/s.

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      목차 (Table of Contents)

      • 요약
      • Abstract
      • Ⅰ. 서론
      • Ⅱ. 파이프라인 구조의 ADC
      • Ⅲ. 디지털 코드 오차 보정 기법의 원리
      • 요약
      • Abstract
      • Ⅰ. 서론
      • Ⅱ. 파이프라인 구조의 ADC
      • Ⅲ. 디지털 코드 오차 보정 기법의 원리
      • Ⅳ. 제안하는 디지털 보정 기법을 적용한 ADC
      • Ⅴ. 시제품 ADC 제작 및 성능 측정
      • Ⅵ. 결론
      • 참고문헌
      • 저자소개
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      참고문헌 (Reference)

      1 J. McNeill, "Split ADC architecture for deterministic digital background calibration of a 16-bit 1-MS/s ADC" 40 (40): 2437-2445, 2005

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      3 E. Siragusa, "Gain error correction technique for pipelined analog-to-digital converters" 36 : 617-618, 2000

      4 S. H. Lee, "Digital-domain calibration of multistep analog-to-digital converters" 27 (27): 1679-1688, 1992

      5 I.Galton, "Digital cancelation of D/A converter noise in pipelined A/D converters" 47 : 185-196, 2000

      6 U. Moon, "Background digital calibration techniques for pipelined ADCs" 44 : 102-109, 1997

      7 J. Goes, "A low-power 14-b 5MS/s CMOS pipeline ADC with background analog self-calibration" 172-175, 2000

      8 E. Siragusa, "A digitally enhanced 1.8V 15b 40MS/s CMOS pipelined ADC" ISSCC Dig. Tech. Papers 452-453, 2004

      9 Y. J. Cho, "A calibration-free 14b 70MS/s 3.3mm2 235mW 0.13um CMOS pipeline ADC with high-matching 3-D symmetric capacitors" 485-488, 2006

      10 S. M. Yoo, "A 2.5V 10b 120 Msample/s CMOS pipelined ADC with high SFDR" 441-444, 2002

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      2 Y. Chiu, "Least mean square adaptive digital background calibration of pipelined analog- to-digital converters" 51 (51): 38-46, 2004

      3 E. Siragusa, "Gain error correction technique for pipelined analog-to-digital converters" 36 : 617-618, 2000

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      5 I.Galton, "Digital cancelation of D/A converter noise in pipelined A/D converters" 47 : 185-196, 2000

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      9 Y. J. Cho, "A calibration-free 14b 70MS/s 3.3mm2 235mW 0.13um CMOS pipeline ADC with high-matching 3-D symmetric capacitors" 485-488, 2006

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      11 S. Hisane, "A 16-bit, 20MSPS CMOS pipeline ADC with direct INL detection algorithm" 417-420, 2003

      12 H. C. Liu, "A 15b 20MS/s CMOS pipelined ADC with digital background calibration" ISSCC Dig. Tech. Papers 454-455, 2004

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      15 H. C. Liu, "A 15-b 40-MS/s CMOS pipelined analog-to-digital converter with digital background calibration" 40 (40): 1047-1056, 2005

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      17 S. T. Ryu, "A 14-b linear capacitor self-trimming pipelined ADC" 39 (39): 2046-2051, 2004

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      19 T. Shu, "A 13-b, 10-Msample/s ADC digitally calibrated with oversampling delta-sigma converter" 30 (30): 443-452, 1995

      20 G. C. Ahn, "A 12-b, 10-MHz, 250-mW CMOS A/D converter" 31 (31): 2030-2035, 1996

      21 Y. Chiu, "A 1.8 V 14 b 10 MS/s pipelined ADC in 0.18 um CMOS with 99 dB SFDR" ISSCC Dig. Tech. Papers 458-459, 2004

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      2012-09-01 평가 학술지 통합(등재유지)
      2011-01-01 평가 등재학술지 유지(등재유지) KCI등재
      2009-01-01 평가 등재학술지 유지(등재유지) KCI등재
      2007-10-04 학술지명변경 한글명 : 전자공학회논문지 - SD</br>외국어명 : SemiconductorandDevices KCI등재
      2007-01-01 평가 등재학술지 유지(등재유지) KCI등재
      2005-01-01 평가 등재학술지 유지(등재유지) KCI등재
      2002-07-01 평가 등재학술지 선정(등재후보2차) KCI등재
      2000-01-01 평가 등재후보학술지 선정(신규평가) KCI등재후보
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