고온에서 무접합 및 반전모드 MuGFET의 문턱전압 이하에서 급격히 작은 기울기 특성 = Steep subthreshold slope at elevated temperature in junctionless and inversion-mode MuGFET

국문 초록 (Abstract)

다중게이트 구조인 나노 와이어 n-채널 무접합(junctionless) 및 반전모드(inversion mode) MuGFET에서 문턱전압 이하의 급격히 작은 기울기 (subthreshold slope)가 온도에 따라 변하는 것을 비교 분석하였다. 온도가 증가함에 따라 무접합 및 반전모드 소자의 문턱전압 아래 기울기는 증가하는 것으로 관측 되었다. 문턱전압 아래 기울기 증가는 반전모드 소자보다 무접합 소자에서 더 심함을 알 수 있었다. 소자의 핀 폭이 다른 소자의 문턱전압 아래 기울기의 온도 의존성은 비슷한 것으로 관측되었다. 그리고 기판 전압에 따른 문턱전압 아래 기울기의 온도 의존성 측정으로부터 기판전압이 증가함에 따라 문턱전압 아래 기울기 변화는 심하지 않는 것으로 관측되었다. 기판에 양의 전압을 인가하므로 무접합 MuGFET 소자를 이용하여 400K 온도에서도 문턱전압 아래 기울기가 41mV/dec 이하인 소자를 구현할 수 있었다.

다국어 초록 (Multilingual Abstract)

In this paper, the variation of a steep subthreshold slope at elevated temperature in nanowire n-channel junctionless and inversion mode MuGFETs has been compared. It has been observed that the subthreshold slopes are increased with the increase of the operation temperature in junctionless and inversio-mode transistors. The variation of a subthreshold slope with operation temperature is more significant in junctionless transistor than inversion-mode transistor. The temperature dependence on the variation of a subthreshold slope for different fin widths shows a similar behavior regardless of fin width. From the temperature dependence on the variation of a subthreshold slope for different substrate biases, it has been observed that the variation of a subthreshold slope is less significant when the substrate bias was applied. It is worth noting that one can achieve a subthreshold slope of below 41mV/dec at elevated temperature of 400K using the junctionless MuGFETs with a positive substrate bias.

참고문헌 (Reference)

1 J. Wan, "Z2-FET used as 1-transistor high speed DRAM" 197-200, 2012

2 J. P. Colinge, "Silicon-On-Insulator Technology: Materials to VLSI" Kluwer Academic Publishers 155-, 1997

3 J. P. Colinge, "Nanowire transistors without junction" 5 (5): 225-229, 2010

4 A.C. Seabaugh, "Low voltage tunnel transistors for beyond CMOS logic" 98 (98): 2095-2110, 2010

5 F. Mayer, "Impact of SOI, Si1-xGexOI, and GeOI substrate on CMOS compatible tunnel FET performance" 1-5, 2008

6 A.N. Nazarov, "Floating body effects in junctionless MuGFETs" 93-94, 2012

7 A.S. Verhulst, "Complementary silicon based heterostructure tunnel-FET with high tunnel rates" 29 (29): 1398-1401, 2008

8 M.S. Parihar, "Bipolar effects in unipolar junctionless transistors" 101 : 093507-, 2012

9 S.M. Lee, "Analysis of subthreshold slope with substrate bias in junctionless multiple gate transistors" 150-151, 2013

10 E.H. Toh, "A double spacer I-MOS transistor with shallow source junction and lightly doped drain for reduced operating voltage and enhanced device performance" 29 (29): 189-191, 2008

11 W.Y. Choi, "70nm impact ionization metal-oxide-semiconductor(I-MOS) devices integrated with tunnelling field effect transistor (TFETs)" 995-998, 2005