(한눈에 보이는) 컴퓨터 구조 = Computer architecture

목차 (Table of Contents)

• 목차
• CHAPTER 01. 컴퓨터 구조 소개
• 1.1. 컴퓨터 구조의 범위 = 18
• 1.2. 컴퓨터의 구성 요소 = 22
• 1.3 컴퓨터의 발달 과정 = 24
• 1.3.1. 세대별 컴퓨터 구분 = 24
• 1.3.2. 마이크로프로세서 이후의 컴퓨터 발달 과정 = 27
• 1.4 교재의 구성 = 28
• 연습문제 = 35
• CHAPTER 02. 논리회로 기초
• 2.1. 수와 코드 = 40
• 2.11. 수의 체계 = 41
• 2.1.2. R진법의 수 = 42
• 2.1.3 진법 변환 = 44
• 2.1.4 2.진수, 8진수, 1.6진수 = 46
• 2.1.5 코드(Code) = 48
• 2.1.6 이진화 십진 코드 = 49
• 2.1.7 문자 코드 = 50
• 2.2. 조합 논리회로 = 51
• 2.2.1. 논리 게이트 = 52
• 2.2.2. 정논리와 부논리 = 54
• 2.2.3 조합 논리회로의 표현 = 55
• 2.2.4 디코더 = 57
• 2.2.5 인코더 = 59
• 2.2.6 멀티플렉서와 디멀티플렉서 = 60
• 2.2.7 가산기 = 61
• 2.3 순차 논리회로 = 63
• 2.3.1. 플립플롭 = 64
• 2.3.2. 레지스터 = 68
• 2.3.3 시프트 레지스터 = 71
• 2.3.4 카운터 = 72
• 2.4 레지스터 전송 언어 = 75
• 2.4.1. 마이크로오퍼레이션 = 75
• 2.4.2. 레지스터 전송 언어의 표현 = 77
• 2.5 요약 = 78
• 연습문제 = 80
• CHAPTER 03 컴퓨터 구조의 개요
• 3.1. 프로그램의 실행 = 87
• 3.11. 기계어 프로그램 = 87
• 3.1.2. 프로그램 내장형 컴퓨터 = 89
• 3.2. 컴퓨터의 구성 요소 = 90
• 3.2.1. 중앙처리장치 = 91
• 3.2.2. 주기억장치 = 94
• 3.2.3 입출력장치 = 97
• 3.3 시스템 버스 = 100
• 3.3.1. 시스템 버스의 구성 = 100
• 3.3.2. 제어 신호의 종류 = 102
• 3.3.3 계층적 버스 = 103
• 3.4 명령어 = 104
• 3.4.1. 명령어의 구성 요소와 종류 = 104
• 3.4.2. 오퍼랜드 = 107
• 3.5 명령어 실행 과정 = 109
• 3.5.1. 프로그래머 모델 = 109
• 3.5.2. 프로그램 실행 과정 = 112
• 3.6 요약 = 116
• 연습문제 = 117
• CHAPTER 04 중앙처리장치
• 4.1. 중앙처리장치 구성 요소 = 127
• 4.11. 제어장치 = 128
• 4.1.2. 연산기 = 129
• 4.1.3. 레지스터 = 130
• 4.2. 레지스터의 종류 = 131
• 4.2.1. 제어용 레지스터 = 131
• 4.2.2. 상태 레지스터 = 134
• 4.2.3. 명령어 실행용 레지스터 = 136
• 4.2.4. 스택 포인터 = 137
• 4.2.5. 베이스 레지스터 = 141
• 4.2.6. 인덱스 레지스터 = 144
• 4.2.7. 레지스터의 예 = 146
• 4.3. 인터럽트 = 147
• 4.3.1. 인터럽트 개념 = 148
• 4.3.2. 인터럽트 처리 과정 = 149
• 4.3.3. 인터럽트 가능 플래그 = 153
• 4.3.4. 인터럽트 서비스 루틴 = 155
• 4.4. 명령어 사이클 = 157
• 4.5. 요약 = 159
• 연습문제 = 160
• CHAPTER 05. 연산기
• 5.1. 연산기 개요 = 170
• 5.2. 정수 = 172
• 5.2.1. 부호화 크기 = 172
• 5.2.2. 보수 = 173
• 5.2.3. 2의 보수 = 175
• 5.3. 논리 연산 = 178
• 5.3.1. NOT 연산 = 179
• 5.3.2. AND 연산 = 179
• 5.3.3. OR 연산 = 180
• 5.3.4. XOR 연산 = 181
• 5.4. 시프트 연산 = 183
• 5.4.1. 논리 시프트 = 183
• 5.4.2. 산술 시프트 = 184
• 5.4.3. 회전 = 186
• 5.5. 정수 산술 연산 = 187
• 5.5.1. 단항 연산 = 188
• 5.5.2. 덧셈과 뺄셈 = 188
• 5.5.3. 곱셈 = 193
• 5.5.4. 나눗셈 = 196
• 5.6. 실수 = 200
• 5.6.1. 부동소수점 표현 = 200
• 5.6.2. IEEE 754 형식 = 202
• 5.7. 실수 연산 = 204
• 5.7.1. 덧셈과 뺄셈 = 205
• 5.7.2. 곱셈과 나눗셈 = 206
• 5.8. 요약 = 207
• 연습문제 = 209
• CHAPTER 06. 명령어 집합
• 6.1. 명령어 특성 = 219
• 6.11. 명령어 구성 요소 = 219
• 6.1.2. 명령어 표현 = 221
• 6.1.3. 명령어 종류 = 222
• 6.1.4. 명령어 형식 = 223
• 6.2. 주소의 수 = 225
• 6.2.1. 3 - 주소 명령어 형식 = 226
• 6.2.2. 2 - 주소 명령어 형식 = 226
• 6.2.3. 1 - 주소 명령어 형식 = 227
• 6.2.4. 주소 수와 명령어 형식 = 228
• 6.3. 주소지정방식 = 229
• 6.3.1. 즉치 주소지정방식 = 230
• 6.3.2. 직접 주소지정방식 = 231
• 6.3.3. 간접 주소지정방식 = 232
• 6.3.4. 레지스터 주소지정방식 = 233
• 6.3.5. 레지스터 간접 주소지정방식 = 234
• 6.3.6. 변위 주소지정방식 = 236
• 6.4. 오퍼랜드 저장 = 241
• 6.4.1. 데이터 정렬 = 242
• 6.4.2. 바이트 순서 = 244
• 6.5. 명령어 종류 = 245
• 6.5.1. 데이터 전달 명령어 = 245
• 6.5.2. 입출력 명령어 = 246
• 6.5.3. 산술 연산 명령어 = 247
• 6.5.4. 논리 연산 명령어 = 247
• 6.5.5. 데이터 변환 명령어 = 248
• 6.5.6. 상태 레지스터 조작 명령어 = 248
• 6.5.7. 분기 명령어 = 249
• 6.5.8. 서브루틴 호출 명령어 = 254
• 6.5.9. 인터럽트 명령어 = 257
• 6.5.10 시스템 제어 명령어 = 258
• 6.6. 요약 = 259
• 연습문제 = 260
• CHAPTER 07. 중앙처리장치 설계
• 7.1. 프로그래머 모델 = 268
• 7.2. 명령어 형식 = 272
• 7.3. 명령어 집합 = 275
• 7.3.1. 데이터 전달 명령어 = 276
• 7.3.2. 데이터 처리 명령어 = 279
• 7.3.3. 비교 및 플래그 설정 명령어 = 281
• 7.3.4. 분기 명령어 = 282
• 7.3.5. 서브루틴 호출 및 인터럽트 명령어 = 284
• 7.3.6. 시스템 관리 명령어 = 285
• 7.4. 명령어 사이클 = 286
• 7.5. 마이크로오퍼레이션 = 288
• 7.5.1. 인출 단계 = 288
• 7.5.2. 실행 단계 = 290
• 7.5.3. 정지 단계 = 294
• 7.5.4. 인터럽트 단계 = 294
• 7.6. 제어 신호 = 296
• 7.6.1. 마이크로오퍼레이션 선택 = 297
• 7.6.2. 제어신호 할당 = 298
• 7.6.3. 검증 = 301
• 7.7. 요약 = 304
• 연습문제 = 306
• CHAPTER 08. 제어장치
• 8.1. 제어장치 기능 = 314
• 8.2. 제어장치 종류 = 317
• 8.2.1. 조합 논리회로 구현 = 317
• 8.2.2. 순차 논리회로 구현 = 318
• 8.2.3. 특성 비교 = 321
• 8.3. 하드와이어드 제어장치 = 322
• 8.3.1. 타이밍 신호 발생기 = 323
• 8.3.2. 명령어 디코더 = 326
• 8.3.3. 제어 신호 발생기 = 327
• 8.4. 마이크로프로그램 제어장치 = 329
• 8.4.1. 마이크로프로그램 동작 제어 = 331
• 8.4.2. 제어 신호 부호화 = 332
• 8.4.3. 마이크로프로그램 순서 제어 = 335
• 8.5. 요약 = 341
• 연습문제 = 343
• CHAPTER 09. 기억장치
• 9.1. 기억장치 특성 = 350
• 9.11. 기억장치 종류 = 351
• 9.1.2. 물리적 특성 = 352
• 9.1.3. 용량 및 전송 단위 = 352
• 9.1.4. 액세스 방법 = 353
• 9.1.5. 성능 = 354
• 9.1.6. 기억장치 계층 = 354
• 9.2. 반도체 기억장치 = 357
• 9.2.1. 종류와 특성 = 357
• 9.2.2. 반도체 기억장치의 구조 = 360
• 9.3. 기억장치 모듈 설계 = 366
• 9.3.1. 기억장치 비트 폭 확장 = 367
• 9.3.2. 기억장치 용량 확장 = 368
• 9.4. 캐시 기억장치 = 370
• 9.4.1. 참조의 지역성 = 371
• 9.4.2. 캐시 기억장치 구조 = 373
• 9.4.3. 캐시 설계시 고려 사항 = 376
• 9.4.4. 매핑 함수 = 377
• 9.4.5. 교체 정책 = 384
• 9.4.6. 쓰기 정책 = 386
• 9.4.7. 일관성 유지 = 387
• 9.5. 가상 기억장치 = 389
• 9.5.1. 페이지 테이블 = 390
• 9.5.2. 변환 우선참조 버퍼 = 394
• 9.5.3. 가상 기억장치 기능 확장 = 396
• 9.6. 요약 = 397
• 연습문제 = 399
• CHAPTER 10 입출력
• 10.1. 입출력장치의 개요 = 410
• 10.11. 입출력장치 종류 = 411
• 10.1.2. 입출력 모듈 = 412
• 10.1.3. 입출력 주소 = 414
• 10.1.4. 입출력 방법 = 419
• 10.2. 프로그램에 의한 입출력 = 421
• 10.3. 인터럽트 구동 입출력 = 425
• 10.3.1. 인터럽트 서비스 루틴 = 426
• 10.3.2. 다중 인터럽트 처리 = 428
• 10.3.3. 소프트웨어 폴링 = 430
• 10.3.4. 다중 인터럽트 요청선 = 431
• 10.3.5. 데이지 체인 = 432
• 10.3.6. 우선순위 인코더 = 434
• 10.4. 직접 기억장치 액세스 = 436
• 10.5. 요약 = 440
• 연습문제 = 442
• CHAPTER 11. 고성능 컴퓨터
• 11.1. RISC = 450
• 11.11. RISC 특징 = 451
• 11.1.2. 명령어 파이프라인 = 453
• 11.1.3. 분기 예측 = 459
• 11.2. 슈퍼스칼라 프로세서 = 462
• 11.2.1. 슈퍼스칼라 프로세서의 구조 = 463
• 11.2.2. 데이터 의존성 = 465
• 11.2.3. 스케줄링 정책 = 471
• 11.3. 병렬처리 컴퓨터 = 474
• 11.3.1. 컴퓨터의 분류 = 475
• 11.3.2. SIMD형 프로세서 = 477
• 11.3.3. MIMD형 컴퓨터 = 481
• 11.3.4. 병렬처리의 한계 = 483
• 11.4. 요약 = 486
• 연습문제 = 488
• 부록 : ToyCOM 시뮬레이터
• A.1. 기능 = 497
• A.2. 화면 구성 = 497
• A.3. ToyCOM 프로그램 = 498
• A.4. 시뮬레이션 = 501
• A.5. 이전 버전과의 차이점 = 503
• 연습문제 정답 = 504
• 찾아보기 = 522