게이트 사이징과 버퍼 삽입을 이용한 VLSI 시스템의 클럭주기 최적화 = Clock Period Optimization in VLSI Systems using Gate Sizing and Buffer Insertion

국문 초록 (Abstract)

VLSI 시스템 설계 단계에서 시스템의 고성능 및 고신뢰성을 보장하는 것이 중요한 요건이 되고 있다. 본 논문은 회로의 긴 경로들과 짧은 경로들 상에 존재하는 구성요소들의 시간지연들이 타이밍 제약조건들을 만족하도록 최적화시킴으로써 고성능 및 고신뢰도를 동시에 실현할 수 있는 효율적인 알고리즘을 제안한다. 과거에는 VLSI 시스템의 고성능을 실현하기 위한 긴 경로 최적화와 고신뢰도를 실현하기 위한 짧은 경로 최적화를 각각 독립적으로 수행하는 방법들이 제안되었다. 본 논문은 긴 경로들 및 짧은 경로들 상의 시간지연 요소들을 동시에 최적화함으로써 적절한 수행시간과 적은 메모리 요구량의 오버헤드를 허용하는 범위에서 효과적인 단계들로 수행되는 병합 알고리즘을 제안하고자 한다. 그리고 제안된 병합 알고리즘의 효율성을 입증하기 위해 벤치마크 회로들을 이용하여 실험 결과들을 보여줄 것이다.

다국어 초록 (Multilingual Abstract)

In designing VLSI systems, need for high performance and reliability is becoming an important issue. This paper provides an algorithm which can achieve high performance and high reliability at the same time by optimizing delays of components on long paths and short paths of circuits. Conventionally, optimizations of long paths for high performance and short paths for high reliability have been performed separately. This paper proposes a unified algorithm executing optimization of the long and short paths simultaneously in a more efficient way within reasonable computing time and memory requirements. Experimental results show the efficiency of the proposed algorithm.

목차 (Table of Contents)

• 요약
• Abstract
• 1. 서론
• 2. 타이밍 제약조건들
• 3. 경로 시간지연 최적화를 위한 병합 알고리즘
• 4. 실험결과
• 5. 결론
• 참고문헌
• 저자소개