Synaptic Devices Based on 3-D AND Flash Memory Architecture for Neuromorphic Computing

다국어 초록 (Multilingual Abstract)

Conventional “Von Neumann architecture” performs computation on a CPU, which is connected to a memory device (DRAM) via buses. As a result, power and speed are the biggest limitations of today’s high-capacity computing. On the other hand, neuromorphic computing, which imitates the computation of brain, is highly desired due to the ability to operate memory and logic in parallel.
A neuromorphic computing is accomplished by the modification of connection strength of neurons and synapses. Synapses have a memory function similar to that used in conventional computing. For a successful computation, a synaptic device should have following characteristics: high scalability, low power, high speed, high reliability, and non-volatility. Unfortunately, there are no standardized devices that satisfy all these conditions. Even though various memristor-based devices have been reported as synaptic devices, the devices are still being studied for reliability and variation issues. NOR flash is much more mature, but it is less scalable because of the large area of one memory cell (~10F2). In addition, high-density NAND flash memory is difficult to implement the current summation required for neuromorphic computing because the cells are connected in series in a string.
In this dissertation, I propose a new synaptic device that can effectively perform neuromorphic computing in a 3-D stack structure. A new 3-D synaptic device with stackable AND-type Rounded Dual Channel (RDC) flash memory architecture operates at low power by using the FN program/erase method, utilizes a high speed by a parallel read operation, and performs in a high density with multi-layer stacking. Key fabrication steps are explained and the successful operation of the device in 3-D stacked structure is verified by device simulation. In addition, devices are fabricated by stacking three layers, and their operation is confirmed. The proposed 3-D stacked AND architecture and device structure proposed in this work is expected to be a promising candidate for highly integrated synaptic devices.

국문 초록 (Abstract)

기존의 "Von Neumann 아키텍처"는 버스를 통해 메모리 장치에 연결된 컴퓨터에서 계산을 수행한다. 이와 같은 구조는 전력 및 속도의 단점을 보이는데, 오늘날 고용량 컴퓨팅의 가장 큰 한계라 할 수 있다. 반면, 뇌의 계산을 모방하는 뉴로모픽 컴퓨팅은 메모리와 로직을 병렬로 동작 시키므로 고용량의 컴퓨팅에 매우 바람직하다.
뉴로모픽 컴퓨팅은 뉴런과 시냅스의 연결 강도를 이용하여 수행된다. 시냅스는 기존 컴퓨팅에서 사용되는 메모리와 유사한 기능을 가지고 있는데, 성공적인 뉴로모픽 컴퓨팅을 위해 시냅스 소자는 고집적, 저전력, 빠른 속력, 높은 안정성 및 비 휘발성과 같은 특성을 가져야 한다. 하지만 아직까지 이러한 모든 조건을 충족하는 표준화된 소자는 없다. 다양한 멤리스터 기반의 장치가 시냅스 소자로 보고되었지만 여전히 소자 안정성과 산포 문제가 존재한다. NOR 플래시는 훨씬 성숙된 소자이나, 메모리 셀(~ 10F2)의 큰 사이즈 때문에 집적도가 떨어진다. 한편, 고집적 NAND 플래시 메모리는 셀이 연속으로 직렬 연결되기 때문에 뉴로모픽 연산에 필요한 전류 곱의 합을 구현하기가 어렵다.
이 논문에서는 효과적으로 뉴로모픽 컴퓨팅을 수행할 수 있는 새로운 3차원 스택 구조 시냅스 소자를 제안한다. 스택으로 구성된 AND 형 RDC (Rounded Dual Channel) 플래시 메모리 소자는 FN 프로그램/삭제 방법을 사용하여 저전력으로 작동하고, 병렬 읽기 동작으로 빠른 속도를 보이며, 스택을 통해 고집적 구현이 가능하다. 제안된 3차원 AND 구조 소자의 시냅스 가능성을 검증하기 위해, 본 논문에서는 제안된 소자의 주요 제조 단계가 설명되며, 3차원 시뮬레이션을 통해 적층 구조에서 소자의 동작을 확인한다. 또한, 3층 소자를 제작하여 다수층에 대한 적층 가능성과 실제 동작을 검증한다.

목차 (Table of Contents)

• Chapter1
• Introduction...........................................................................................1
• 1.1 Study background............................................................................1
• 1.2 Purpose of research..........................................................................6
• 1.3 Thesis outline...................................................................................7
• Chapter2
• New synaptic device...............................................................................8
• 2.1 Architecture.....................................................................................8
• 2.2 Operation method..........................................................................15
• 2.3 Device Simulation...........................................................................19
• Chapter3
• Device fabrication.................................................................................24
• 3.1 Overall process flow........................................................................24
• 3.2 Cell process set up...........................................................................31
• 3.3 Contact pad process set up.............................................................50
• Chapter4
• DC Characteristics of RDC flash device...................................................54
• 4.1 DC I-V characteristics.......................................................................54
• 4.2 Failure analysis.................................................................................57
• 4.3 New integration design...................................................................63
• Chapter5
• Conclusion ...........................................................................................67
• Bibliography..........................................................................................68
• Abstract in Korean................................................................................70