AXI 마스터 인터페이스와 버스트 정렬 메모리 접근을 활용한 효율적인 CNN 하드웨어 가속기 설계 = Design of an Efficient CNN Hardware Accelerator with AXI Master Interface and Burst-Aligned Memory Access

국문 초록 (Abstract)

본 논문에서는 ARM 코어 기반 System on Chip (SoC) 설계를 위한 효율적인 Convolutional neural Network (CNN) 하드웨어 가속기를 제안한다. 본 연구에서 제안하는 하드웨어는 Advanced Microcontroller Bus Architecture (AMBA) 버스 인터커넥트에 연결되기 위하여 ARM사에서 정의한 프로토콜 규격을 준수하며 설계하였으며, 각 채널 간의 독립성, valid/ready 핸드쉐이크, 4KB 경계 규칙 등의 제약 조건을 만족한다. AMBA 인터커넥트에 연결된 AXI 마스터 인터페이스는 외부 메모리 컨트롤러에 접근하여 효율적인 메모리 전송을 가능하게 한다. CNN 연산의 핵심인 Multiply-Accumulate (MAC) 유닛의 데이터 경로 최적화뿐만 아니라, 버스트 길이 제어와 주소 정렬을 통해 동일한 메모리 트래픽 내에서 전송 효율을 향상시키는 것이 성능 향상에 중요한 역할을 한다. 이를 위해 입력 및 출력 특성 맵에 대해 버스트 모드를 통해 데이터 패스에 값을 최적화된 방식으로 전달할 수 있도록, 메모리 접근하는 정렬되도록 구성하였으며, 해당 구조는 Xilinx사의 UltraScale+ MPSoC XCZU9EG에 적용하였다.

다국어 초록 (Multilingual Abstract)

This paper proposes an efficient CNN hardware accelerator for ARM-core-based SoC designs. The proposed accelerator is designed in compliance with the protocol specifications defined by ARM to connect to the AMBA bus interconnect. It satisfies the constraints of channel independence, valid/ready handshake, and 4KB boundary rules. An AXI master interface is implemented to access the external memory controller via the AMBA interconnect, enabling efficient memory transactions. In addition to optimizing the data path of the MAC unit, which is central to CNN computation, the design improves data transfer efficiency under fixed memory traffic by controlling burst length and aligning addresses. To achieve this, a burst-incremental access pattern is applied to the input and output feature maps to ensure aligned memory access. The proposed Design is implemented on the Xilinx Zynq UltraScale+ MPSoC XCZU9EG.