Hardware-Aware Approaches to Quantum Error Mitigation via Gate Folding and Coupler Reconfiguration in Superconducting Quantum Computers = 초전도 양자 컴퓨터에서의 게이트 폴딩 및커플러 재구성을 통한하드웨 어 인식 양자 오류 완화 기법 연구

국문 초록 (Abstract)

본 논문은 잡음이 존재하는 중간 규모 양자 （Noisy intermediate-scale quantum, NISQ） 시대의 초전도 양자 컴퓨터에서 유용한 계산을 제한하는 두 가지 서로 다른 종류의 오류, 즉 회로를 고정된 디바이스 결합 맵에 매핑 하는 과정에서 발생하는 구조적（structural） 오류와, 단일 프로세서 내에서 큐비트별 게이트 오류율이 최대 한 자릿수 차이로 변동함에 따라 발생하는 확률적（stochastic） 오류를 다룬다. 기존 컴파일 흐름은 결합 맵을 고정된 입력으로 취급하고 큐비트별 오류율을 균일한 평균값으로 처리하기 때문에, 두 종류의 오류 모두 부분적으로만 해결되어 왔다. 본논문에서는컴파일시점에해당하드웨어정보를직접활용하여두종류의오류를각각해결하는두가지 상호보완적인컴파일기법을제안한다. 첫번째기법인 Context-Aware Coupler Reconfiguration（CA-CORE） 는 입력 회로의 논리 큐비트 간 문맥적 상관관계를 분석하여 최대 가중치 경로 그래프（maximum-weighted path graph）를 구성하고, 이를 가변 커플러 （Tunable Coupler） 기반 초전도 디바이스의 주파수 할당 제약을 만족하는 격자 형태의 물리적 결합 맵으로 변환한다. SABRE 라우팅 및 단일 큐비트 간 상호작용까지 확장된 크로스토크 적응 스케줄링 기법과 결합한 결과, CA-CORE는 컴파일된 회로의 깊이를 Google의 lattice 및 IBM의 heavy- hex 토폴로지 대비 각각 최대 50%, 60% 감소시키고, 크로스토크 완화 성능을 fully-enabled grid, lattice, heavy-hex 기준 각각 35%, 20%, 160% 향상시킨다. 두 번째 기법인 잡음 인식 폴딩（noise-aware folding）은 영잡음 외삽법（zero-noise extrapolation, ZNE） 을 개선하기 위해, 보정 데이터로부터 큐비트 쌍별 오류율을 누적하여 폴딩 임계값을 도출하고 이를 통해 회로 전반에 유니터리 폴딩을 비균일하게 분배함으로써, 비균일한 하드웨어에 대해 균일 폴딩이 유발하는 편향을 제 거한다. ibm kyiv 및 ibm cairo 백엔드에서 평가한 결과, 본 기법은 기존 최고 성능의 폴딩 기법 대비 잡음 모델 시뮬레이터에서 최대 23.6%, 실제 양자 하드웨어에서 최대 44.8%까지 외삽 기댓값의 정확도를 향상시켰다. 이러한 두 가지 기여는 NISQ 시대에 발생하는 서로 다른 유형의 오류가 동일한 컴파일 시점의 처리 원칙을 통해 완화될 수 있으며, 그 핵심은 컴파일러가 이미 제공되는 하드웨어 정보를 적극적으로 활용하는 데 있음을 보여준다. 본 논문은 이러한 관점을 하드웨어 인식 컴파일（hardware-aware compilation）이라는 설계 원칙으로 정식화하고, 이를 가변 커플러 기반 초전도 디바이스 위에서 두 가지 상호 보완적인 방향으로 발전시킨다. 주요어: 양자 컴퓨팅; 양자 오류 완화; 영잡음 외삽법; 유니터리 폴딩; 가변 커플러 초전도 양자 컴퓨터; 큐비트 매핑; 크로스토크 적응 스케줄링; 하드웨어 인식 컴파일.

다국어 초록 (Multilingual Abstract)

Noisy intermediate-scale quantum （NISQ） superconducting devices suffer from two dis- tinct classes of error: structural errors from mapping a circuit onto a fixed coupling map, and stochastic errors from per-qubit gate error rates that vary by an order of magnitude across a single processor. Existing compilation flows treat the map as fixed and the per-qubit rates as a uniform average, leaving both classes partially unaddressed. This thesis develops two complementary compilation methods that consume the rel- evant hardware information at compile time. Context-Aware Coupler Reconfiguration （CA-CORE） analyzes the contextual correlation between an input circuit’s logical qubits to build a maximum-weighted path graph, and transforms it into a grid-shaped phys- ical coupling map that respects the frequency-allocation constraints of tunable-coupler devices. With SABRE routing and a crosstalk-adaptive scheduler, CA-CORE reduces compiled circuit depth by up to 50% and 60% over Google’s lattice and IBM’s heavy-hex topologies, and improves crosstalk-mitigated performance by 35%, 20%, and 160% over fully-enabled grid, lattice, and heavy-hex baselines. Noise-aware folding for zero-noise extrapolation （ZNE） accumulates per-pair cal- ibration error rates to derive a folding threshold that distributes unitary folds non- uniformly across the circuit, removing the bias that uniform folding incurs on non- uniform devices. On the ibm kyiv and ibm cairo backends, the method improves ex- trapolated expectation values by up to 23.6% on noise-model simulators and 44.8% on real quantum hardware over the best-performing prior folding baseline. Together, the contributions show that both classes of NISQ error yield to the same design principle — hardware-aware compilation — when the compiler consumes the device information already available to it. Keywords: quantum computing; quantum error mitigation; zero-noise extrapolation; unitary folding; tunable-coupler superconducting quantum computers; qubit mapping; crosstalk-adaptive scheduling; hardware-aware compilation.

목차 (Table of Contents)

• I. Introduction 1
• 1. Motivation 1
• 2. Problem Statement 3
• 3. Contributions 4
• 4. Thesis Organization 5
• II. Background 6
• 1. Quantum Circuits and the Interaction Graph 6
• 2. Superconducting Quantum Computers 7
• 2.1. Transmon Qubits and Josephson Junctions 9
• 2.2. Qubit Control and Two-Qubit Gates 11
• 2.3. Device Topologies and Connectivity Constraints 11
• 2.4. Tunable Couplers 12
• 2.5. Frequency Allocation and Frequency Collisions 13
• 3. Quantum Circuit Compilation 14
• 3.1. The Compilation Pipeline 14
• 3.2. Gate Decomposition and Basis Translation 15
• 3.3. Qubit Mapping and Routing 15
• 3.4. Circuit Optimization and Cost Metrics 16
• 4. Quantum Noise Sources 17
• 4.1. Noise as a Quantum Channel 17
• 4.2. Elementary Noise Channels 18
• 4.3. Noise in Superconducting Devices 18
• 4.4. Device Characterization and Benchmarking 19
• 5. Quantum Error Mitigation 20
• 6. Zero-Noise Extrapolation 21
• 6.1. The ZNE Framework 21
• 6.2. Noise Scaling Methods 22
• 7. Related Work 25
• 7.1. Qubit Mapping and Coupling-Map Synthesis 25
• 7.2. Noise Scaling for ZNE 26
• 7.3. Crosstalk-Aware Compilation 27
• 8. Summary 27
• III. Context-Aware Coupler Reconfiguration 28
• 1. Motivation 29
• 2. Coupling-Map Construction 33
• 2.1. Overall Architecture 33
• 2.2. Max Weighted Path Graph Generation 39
• 2.3. Grid Topology Configuration 41
• 2.4. Eliminating Constraints on Diagonal Edges 42
• 2.5. Worked Example 44
• 2.6. Algorithmic Complexity and Compile-Time Cost 45
• 3. Qubit Mapping and Scheduling 46
• 4. Performance Analysis 47
• 4.1. Methodology 47
• 4.2. Performance Comparison 49
• 5. Further Work 56
• IV. Noise-Aware Folding 60
• 1. Motivation 62
• 2. Framework Overview 64
• 3. Noise Accumulation Model 65
• 4. Noise-Aware Folding Algorithm 68
• 4.1. Analysis of the Folding Mechanism 72
• 5. Performance Analysis 73
• 5.1. Methodology 73
• 5.2. Performance Comparison 76
• 6. Further Work 82
• V. Conclusion 85
• 1. Summary of Contributions 85
• 2. Unified Perspective 86
• 3. Limitations 87
• 4. Future Directions 88
• Bibliography 91
• Acknowledgements 100