A 0.3-pJ/bit 48-Gb/s/wire Time-Based Transmitter Design for Short-Reach Die-to-Die Interface in 28-nm CMOS = 28-nm CMOS 공정 기반 단거리 다이-투-다이 인터페이스를 위한 0.3-pJ/bit, 48-Gb/s/wire 시간 기반 송신기 설계

다국어 초록 (Multilingual Abstract)

With the rapid development of artificial intelligence, the demand for low- power and high-speed interface technologies has grown significantly. To address this need, Chiplet-based packaging has emerged as a promising solution, making efficient and high-speed die-to-die communication increasingly important. Existing die-to-die communication standards are primarily based on NRZ signaling, as used in DRAM interfaces, and numerous efforts have been made to increase I/O bandwidth. Among these approaches, multi-level signaling such as PAM4 is essential for high-speed interfaces. However, with continued technology scaling, the advantages gained are offset by reduced supply voltages, which exacerbate headroom limitations. This paper presents a time-based transceiver targeted for short-reach die- to-die communication over silicon interposer or similar high-density interconnect to overcome this issue. The time-based transmitter sends edge encoded data through a small on-chip capacitor to inject low-swing pulses into the line. These pulses are amplified and latched by an analog-front-end (AFE), where the 1st-stage transimpedance amplifier (TIA) amplifies the pulse data and continuous-time linear equalizer (CTLE) compensates for the channel response. Achieving low signal swing through a capacitor divider, the inverter- based driver consumes less than half the power compared to regular rail-to- rail CMOS drivers. Fabricated in a 28-nm standard CMOS process, the time- based link, operating on a 0.75-V supply, shows 48 Gb/s/wire over a 1.5-mm on-chip channel and demonstrates an energy efficiency of 0.3 pJ/bit. Compared with conventional voltage-level signaling, the proposed structure demonstrates improved robustness against crosstalk, as transitions are constrained to occur in only one direction.

국문 초록 (Abstract)

인공지능 기술의 급격한 발전과 함께 저전력·고속 인터페이스 기술에 대한 수요가 크게 증가하고 있다. 이러한 요구를 충족하기 위해 칩렛(Chiplet) 기반 패키징이 유망한 해법으로 떠오르고 있으며, 이에 따라 효율적이고 고속의 다이-투-다이(Die-to-Die, D2D) 통신의 중요성이 점차 커지고 있다. 기존의 D2D 통신 표준은 주로 DRAM 인터페이스에 사용되는 NRZ 신호 방식을 기반으로 하며, I/O 대역폭을 확대하기 위한 다양한 시도가 이루어져 왔다. 그 중에서도 PAM4와 같은 다중 레벨 신호 방식은 고속 인터페이스 구현에 필수적인 기법이다. 그러나 공정이 지속적으로 미세화 됨에 따라 공급 전압이 감소하고, 이에 따른 전압 여유(headroom) 한계가 심화되면서 이러한 방식의 장점은 점차 상쇄되고 있다. 본 논문에서는 이러한 문제를 극복하기 위해 실리콘 인터포저 또는 이와 유사한 고밀도 인터커넥트를 통한 단거리 D2D 통신을 목표로 한 시간 기반 트랜시버를 제안한다. 제안된 송신기는 소형 온칩 커패시터를 통해 에지
인코딩된 데이터를 전송하며, 이를 통해 낮은 스윙의 펄스를 채널로 주입한다. 수신단에서는 아날로그 전치 증폭기(AFE)가 해당 펄스를 증폭·래치하며, 1단 트랜스 임피던스 증폭기(TIA)가 데이터를 증폭하고 연속 시간 선형 등화기(CTLE)가 채널 응답을 보상한다. 커패시터 분할 구조를 통해 신호스윙을 줄임으로써 인버터 기반 드라이버는 기존의 레일-투-레일 CMOS 드라이버 대비 절반 이하의 전력을 소모한다. 제안된 구조는 28-nm 표준CMOS 공정에서 제작되었으며, 0.75-V 전원에서 구동 시 1.5-mm 온칩 채널을 통해 선당 48-Gb/s 속도를 달성하고 0.3-pJ/bit의 에너지 효율을 보여주었다. 기존 전압 레벨 신호 방식과 비교했을 때, 제안된 구조는 신호 전환이 한 방향으로만 제한되기 때문에 크로스토크에 더 강한 구조를 가진다.

목차 (Table of Contents)

• List of Tables ⅱ
• List of Figures ⅲ
• ABSTRACT ⅴ
• Ⅰ. Introduction 1
• 1.1. Motivation 1
• 1.2. Thesis Organization 4
• Ⅱ. Time-based Interface Topology 6
• 2.1. Conventional Voltage-domain interface Topologies 6
• 2.2. Proposed Time-based Interface Topology 8
• Ⅲ. Design and Implementation of a Time-Based Transmitter 13
• 3.1. Overall Architecture 13
• 3.2. Single Transmitter Design 14
• 3.2.1. Digital-to-Time Converter 14
• 3.2.2. Delay measurement circuit 17
• 3.2.3. Edge combiner 19
• 3.2.4. Duty-Cycle Corrector 21
• 3.3. High-Speed Signal Transmission and Equalization 23
• 3.3.1 On-chip Channel configuration 23
• 3.3.2. AC-coupled driver 25
• 3.3.3. Feed-Forward Equalizer 29
• 3.3.4. Continuous-Time Linear Equalizer 33
• 3.4. Measurement Results 35
• Ⅳ. Conclusion 41
• References 43
• Abstract (in Korean) 46