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ア ァ カ サ ザ タ ダ ナ ハ バ パ マ ヤ ャ ラ ワ ヮ ン イ ィ キ ギ シ ジ チ ヂ ニ ヒ ビ ピ ミ リ ウ ゥ ク グ ス ズ ツ ヅ ッ ヌ フ ブ プ ム ユ ュ ル エ ェ ケ ゲ セ ゼ テ デ ヘ ベ ペ メ レ オ ォ コ ゴ ソ ゾ ト ド ノ ホ ボ ポ モ ヨ ョ ロ ヲ ―

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      Defect cell 위치 탐색을 위한 DRAM 병렬 I/O테스트 = DRAM parallel I/O test to locate defect cells

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      https://www.riss.kr/link?id=A75031937

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      다국어 초록 (Multilingual Abstract)

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      A multibit DRAM test ng methodologies capable of counting and locating of defect cells simultaneously. which reduces redundancy programming overhead has been proposed. If DRAM cells are composed of n blocks generally, the proposed testing methodology can detect the state of no error, the location of defect cells if there is one error in a block, the state of errors in two or more blocks, which are n + 2 states totally, with n comparators and an encoder for 3 states. Based on the proposed methodology, the testing scheme which can detect the number and locations of defect cells with the errors in two or more blocks, can be easily implemented.
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      A multibit DRAM test ng methodologies capable of counting and locating of defect cells simultaneously. which reduces redundancy programming overhead has been proposed. If DRAM cells are composed of n blocks generally, the proposed testing methodology ...

      A multibit DRAM test ng methodologies capable of counting and locating of defect cells simultaneously. which reduces redundancy programming overhead has been proposed. If DRAM cells are composed of n blocks generally, the proposed testing methodology can detect the state of no error, the location of defect cells if there is one error in a block, the state of errors in two or more blocks, which are n + 2 states totally, with n comparators and an encoder for 3 states. Based on the proposed methodology, the testing scheme which can detect the number and locations of defect cells with the errors in two or more blocks, can be easily implemented.

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      목차 (Table of Contents)

      • 목차
      • Ⅰ. 서론
      • Ⅱ. 테스팅 아키텍쳐
      • Ⅲ. MTDL 상위아키텍쳐
      • Ⅳ. 테스트시간 성능향상 분석
      • 목차
      • Ⅰ. 서론
      • Ⅱ. 테스팅 아키텍쳐
      • Ⅲ. MTDL 상위아키텍쳐
      • Ⅳ. 테스트시간 성능향상 분석
      • Ⅴ. 결론
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