Design of a ADC for charge trap based on chip learning architectures

국문 초록 (Abstract)

본 논문에서는 비트 슬라이싱 누산 과정과 아날로그-디지털 변환 기능을 통합한 아날로그 Shift-and-Add(S&A) 구조를 제안한다. 기존의 비트 슬라이싱 방식은 메모리 어레이를 비트 단위로 순차 구동하며, 각 슬라이스마다 개별적인 전류-전압 변환, ADC 변환, 그리고 디지털 누산을 수행해야 한다. 이러한 방식은 다중 변환으로 인한 에너지 및 인터페이스 오버헤드가 크며, 슬라이스 간 타이밍 스큐에 민감하다는 한계를 가진다. 제안된 Pre-Analog S&A 구조는 디지털 누산 블록을 제거하고, 스위치드 커패시터 기반의 전하 재분배 네트워크를 활용하여 저장된 전압을 매 주기마다 1/2로 감쇠시키고, 새로운 슬라이스 출력을 전하 형태로 추가한다. 이를 통해 디지털 도메인에서 수행되던 이진 가중 누산을 시간축 상에서 아날로그적으로 구현할 수 있다. 모든 슬라이스의 누산이 완료된 후에는 단 한 번의 ADC 변환만으로 최종 디지털 코드를 얻을 수 있다. 결과적으로, ADC 호출 횟수를 N회에서 1회로 줄여 전력 소모를 크게 절감하며, SAR 코어의 스위칭 에너지를 낮추고 대규모 병렬 컬럼 어레이에서 디지털 버스 및 후단 로직의 복잡도를 감소시킨다.
본 연구에서는 전하 재분배 기반 누산 과정의 주요 비이상 요소인 스위치 온저항, pedestal error, 커패시터 불일치, 그리고 기생 성분을 분석하였다. 제안된 구조는 온칩 학습용 IMC 환경에서 비트 슬라이스 깊이가 3~4비트 수준이며 입력 신호가 준정적(quasi-DC)임을 고려할 때, 전압 오차 성장이 수 mV 수준으로 제한됨을 확인하였다. 또한, 표준 CMOS 공정에서 발생하는 음전압 노드 및 전하 주입 문제를 해결하기 위해 더미 커패시터를 이용한 전하 재분배 DAC 구조를 제안하였다. 더미 커패시터는 초기 상태에서 VDD/2로 프리차지되어, 전하 재분배가 제한된 전위차 내에서 이루어지도록 하여 바디 다이오드의 턴온을 방지하고 스위치의 안정적인 동작을 보장한다. 동시에 누산 노드의 유효 커패시턴스를 증가시켜 열잡음을 감소시키고, 기생 커플링에 따른 코드 의존성을 완화한다.
회로는 DB 180 nm CMOS 공정에서 설계 및 시뮬레이션 되었으며, VDD = 1.8 V, Full-scale = 1.8 V, 클록 주기 10 ns 조건에서 동작한다. 누산 커패시터는 잡음(kT/C), 정착 시간(settling time), 전하 주입, 기생 비율을 종합적으로 고려하여 1.2 pF로 선정하였다. 해당 조건에서 6비트 해상도 기준 정착 오차는 0.05 LSB 이하로 유지되었다. Monte Carlo 분석에서는 CDAC 불일치, 비교기 입력 오프셋, 클록 타이밍 변동을 동시에 고려하였으며, 그 결과 INL과 DNL은 ±0.5 LSB 이내로 유지되었다. 평균 SNDR은 33.21 dB (표준편차 1.83 dB), 평균 ENOB는 5.22 bit (표준편차 0.30 bit)로 측정되었다. 레이아웃 비교 결과, 제안된 SAR 구조는 기존 대비 약 12%의 면적 증가가 있었으나, 전체 잡음은 약 15% 감소하였고, SNDR은 0.5~1.5 dB 향상, ENOB는 0.1~0.25 bit 증가하는 성능 개선을 확인하였다.
마지막으로, DAC 어레이를 MIM 커패시터에서 MOS 커패시터로 대체하여 표준 CMOS 공정 내에서의 구현 용이성과 면적 효율을 극대화하였다. MOSCAP은 C–V 비선형성으로 인해 선형성 저하 가능성이 있으나, 제안된 더미 커패시터 프리차지 구조와 정합 중심 레이아웃을 통해 IMC 응용에 적합한 수준의 정확도를 유지할 수 있음을 확인하였다. 이상의 결과는 제안된 더미 커패시터 기반 아날로그 Shift-and-Add 구조가 저전력, 고집적 IMC 매크로 설계에 적합한 효율적인 ADC 솔루션임을 보여준다.

다국어 초록 (Multilingual Abstract)

This paper presents an analog shift and add (S&A) architecture that consolidates bit slicing accumulation and analog to digital conversion (ADC) for charge trap based in memory computing (IMC). Conventional bit slicing drives the memory array multiple times and performs, for each slice, a separate current to voltage conversion, a standalone ADC conversion, and a digital shift and add. This incurs significant energy and interface overhead and is sensitive to inter slice timing skew. The proposed pre-analog S&A replaces the digital accumulator with a switched capacitor charge redistribution network that halves the stored voltage each step and injects the next slice as charge, thereby realizing binary-weighted accumulation in the time domain directly in analog. After all slices are accumulated, a single ADC conversion produces the final code. This reduces ADC invocations from N to 1, lowers switching energy in the SAR core, and shrinks the digital bus and back-end logic in highly parallel column arrays. We analyze nonidealities that typically limit charge redistribution accumulation finite switch resistance, pedestal error, capacitor mismatch, and parasitics and show that, for IMC use where slice depth is modest (about 3–4 bits) and signals are quasi-DC, the error growth is bounded to the millivolt level. A dummy-capacitor-assisted charge redistribution DAC is introduced to address charge injection and negative-voltage excursions that arise when nodes are pulled below ground in standard CMOS. The dummy capacitor is precharged to VDD/2 so that redistribution occurs within a limited potential window, preventing body-diode turn-on and stabilizing switch operation. It also increases the effective capacitance seen by the accumulation node, which reduces thermal noise and mitigates code dependence due to parasitic coupling.
Design and simulation are carried out in a DB 180 nm CMOS process with VDD = 1.8 V, full scale 1.8 V, and a 10 ns clock. Accumulation capacitors of 1.2 pF are selected to balance kT/C noise, settling, charge injection tolerance, and parasitic ratios; with these values the settling error is below 0.05 LSB for a 6-bit target. Monte Carlo evaluation jointly perturbs CDAC mismatch, comparator input referred offset, and clock timing. Across runs, INL and DNL remain within about ±0.5 LSB. The average signal to noise and distortion ratio is 33.21 dB with a standard deviation of 1.83 dB, corresponding to an average effective number of bits of 5.22 bits with a 0.30 bit standard deviation. Layout comparison shows a 12% area increase for the proposed SAR relative to a conventional baseline, traded for approximately 15% lower integrated noise, a 0.5–1.5 dB improvement in SNDR, and a 0.1~0.25-bit gain in ENOB.
Finally, we discuss migration of the DAC array from MIM capacitors to MOS capacitors to exploit process availability and area efficiency in standard CMOS. While MOS capacitors introduce C–V nonlinearity that can degrade linearity, the dummy-capacitor precharge and matching aware layout provide a practical path to maintain accuracy in the intended IMC operating regime. The results indicate that the proposed analog S&A with dummy-capacitor-assisted DAC is a competitive solution for low power, area-efficient IMC macros that require massive column-level parallelism with minimal digital overhead.

목차 (Table of Contents)

• Chapter1. Introduction 1
• Chapter2. Related Works 5
• 2.1. On Chip learning Architecture 5
• 2.2. Forward Propagation and Input Encoding 8
• 2.3. Bit Slicing 13
• 2.3.1. Input Bit Slicing 14
• 2.3.2. Weight Bit Slicing 15
• 2.4. ADC in In Memory Computing Systems 17
• 2.5. ADC Dynamics and Static Performance Indicators 21
• 2.5.1. SNDR 27
• 2.6.1. Bandwidth Limitation and Nyquist theory 29
• 2.6.2. Oversampling and Averaging Techniques 31
• 2.6.3. Quantization in Noise shaping and Resolution Extention 33
• 2.7. SAR ADC and charge Redistribution DAC 35
• Chapter3. Proposed Circuit 39
• 3.1. Bit Slicing Architecture 39
• 3.2. Analog Shift and Add Circuit 43
• 3.3. Cap Measurement 46
• 3.4. Charge Injection Problem 50
• 3.5 Charge Redistribution DAC using Dummy Cap 54
• 3.6. Verification Of Circuit Stability through Monte Carlo Simulation 58
• 3.6.1. Cap Mismatch 59
• 3.6.2. Comparator Offset 59
• 3.6.3. Clock Skew and Jitter 60
• 3.6.4. Simulation Results 61
• 3.7. Layout 65
• Chapter4. Conclusion 67
• References 72
• Korean Abstract 74