기존의 Verilog테스트벤치로 원전용 안정등급 제어기기와 같이 복잡하고 높은 신뢰도를 요구하는 모듈의 테스트는 수작업으로만 수행된 결과를 가지고 RTL단계의 검증을 마무리하기에는 현실...
http://chineseinput.net/에서 pinyin(병음)방식으로 중국어를 변환할 수 있습니다.
변환된 중국어를 복사하여 사용하시면 됩니다.
https://www.riss.kr/link?id=A101124071
허형석 (단국대학교) ; 오승록 (단국대학교) ; 김규철 (단국대학교) ; Heo, Hyung-Suk ; Oh, Seungrohk ; Kim, Kyuchull
2014
Korean
FPGA ; Code coverage ; Nuclear ; UVM ; Testbench
KCI등재
학술저널
305-312(8쪽)
1
0
상세조회0
다운로드국문 초록 (Abstract)
기존의 Verilog테스트벤치로 원전용 안정등급 제어기기와 같이 복잡하고 높은 신뢰도를 요구하는 모듈의 테스트는 수작업으로만 수행된 결과를 가지고 RTL단계의 검증을 마무리하기에는 현실...
기존의 Verilog테스트벤치로 원전용 안정등급 제어기기와 같이 복잡하고 높은 신뢰도를 요구하는 모듈의 테스트는 수작업으로만 수행된 결과를 가지고 RTL단계의 검증을 마무리하기에는 현실적으로 많은 시간과 노력이 필요하다. UVM은 기존의 테스트벤치의 한계점을 보완하는 계층적 테스트벤치의 구조를 갖고 있어 DUT의 검증을 위한 테스트개선에 대해 테스트벤치의 수정을 간편하게 할 수 있다. 비록 구축과정이 다소 복잡하긴 하지만 테스트 벤치의 컴포넌트들인 driver나 sequence 등을 사용함으로 constraint random test를 가능하게 하여 test vector 작성을 편리하게 한다. 본 논문에서는 기존의 테스트벤치와 계층적 테스트벤치인 UVM테스트벤치를 사용하여 실제 시뮬레이션 하고 커버리지를 분석하여 코드커버리지를 간편하게 향상 할 수 있음을 보였다.
다국어 초록 (Multilingual Abstract)
IIt takes a lot of time and needs the workloads to verify the RTL code used in complex system like a nuclear control system which is required high level reliability using simple testbench. UVM has a layered testbench architecture and it is easy to mod...
IIt takes a lot of time and needs the workloads to verify the RTL code used in complex system like a nuclear control system which is required high level reliability using simple testbench. UVM has a layered testbench architecture and it is easy to modify the testbench to improve the code coverage. A test vector can be easily constructed in the UVM, since a constrained random test vector can be used even though the construction of testbench using UVM. We showed that the UVM testbench is easier than the verilog testbench for the analysis and improvement of code coverage.
참고문헌 (Reference)
1 오영진, "계층화된 테스트벤치를 이용한 검증 환경 구현" 한국신호처리시스템학회 12 (12): 145-149, 2011
2 Mark Glasser, "UVM: The Next Gerneration in Verification Methodology, Methodology Architect"
3 Christian B. Spear, "SystemVerilog for Verification: A Guide to Learning the Testbench Language Features" Springer 2006
4 Lionel Bening, "Principles of Verifiable RTLDesign Second Edition - A Functional Coding Style SupportingVerification Processes in Verilog" Kluwer Academic Publishers 2001
5 Andreas Meyer, "Principles of Functional Verification" Nownos 2003
6 Kyuhong Kim, "Integrated Verification Method" Cadence Korea 2003
7 Ill-ho Bae, "Implementation of Verification Methodology for A FPGA based Conrol System" Dankook University 2012
8 International Electrotechnical Commission, "IEC 62566-2012 Nuclear power plants – Instrumentation and control important to safety – Development of HDL-programmed integrated circuits for systems performing category A functions"
9 Jong Gyun Choi, "Development of RPS Trip Logic based on PLDTechnology" 44 (44): 697-699, 2011
1 오영진, "계층화된 테스트벤치를 이용한 검증 환경 구현" 한국신호처리시스템학회 12 (12): 145-149, 2011
2 Mark Glasser, "UVM: The Next Gerneration in Verification Methodology, Methodology Architect"
3 Christian B. Spear, "SystemVerilog for Verification: A Guide to Learning the Testbench Language Features" Springer 2006
4 Lionel Bening, "Principles of Verifiable RTLDesign Second Edition - A Functional Coding Style SupportingVerification Processes in Verilog" Kluwer Academic Publishers 2001
5 Andreas Meyer, "Principles of Functional Verification" Nownos 2003
6 Kyuhong Kim, "Integrated Verification Method" Cadence Korea 2003
7 Ill-ho Bae, "Implementation of Verification Methodology for A FPGA based Conrol System" Dankook University 2012
8 International Electrotechnical Commission, "IEC 62566-2012 Nuclear power plants – Instrumentation and control important to safety – Development of HDL-programmed integrated circuits for systems performing category A functions"
9 Jong Gyun Choi, "Development of RPS Trip Logic based on PLDTechnology" 44 (44): 697-699, 2011
안전 운전을 위한 뇌파 감지를 통한 운전 습관 관리시스템의 설계 및 구현
진동에 강인한 센서 융합 필터와 개선된 PID 제어 방식을 이용한 쿼드콥터의 자세 제어
온도 및 압력 측정에 기반을 둔 디젤 차량의 연료필터 분석 시스템
Memory Latency Penalty를 개선한 SIMT 기반 Stream Processor의 Memory Operation System Architecture 설계
학술지 이력
연월일 | 이력구분 | 이력상세 | 등재구분 |
---|---|---|---|
2024 | 평가예정 | 재인증평가 신청대상 (재인증) | |
2021-01-01 | 평가 | 등재학술지 선정 (계속평가) | |
2020-12-01 | 평가 | 등재후보로 하락 (재인증) | |
2017-01-01 | 평가 | 등재학술지 선정 (계속평가) | |
2016-01-01 | 평가 | 등재후보학술지 유지 (계속평가) | |
2015-12-01 | 평가 | 등재후보로 하락 (기타) | |
2011-01-01 | 평가 | 등재 1차 FAIL (등재유지) | |
2009-01-01 | 평가 | 등재학술지 유지 (등재유지) | |
2006-01-01 | 평가 | 등재학술지 선정 (등재후보2차) | |
2005-10-17 | 학술지명변경 | 외국어명 : 미등록 -> Journal of IKEEE | |
2005-05-30 | 학술지등록 | 한글명 : 전기전자학회논문지외국어명 : 미등록 | |
2005-03-25 | 학회명변경 | 한글명 : (사) 한국전기전자학회 -> 한국전기전자학회영문명 : 미등록 -> Institute of Korean Electrical and Electronics Engineers | |
2005-01-01 | 평가 | 등재후보 1차 PASS (등재후보1차) | |
2004-01-01 | 평가 | 등재후보 1차 FAIL (등재후보1차) | |
2003-01-01 | 평가 | 등재후보학술지 선정 (신규평가) |
학술지 인용정보
기준연도 | WOS-KCI 통합IF(2년) | KCIF(2년) | KCIF(3년) |
---|---|---|---|
2016 | 0.3 | 0.3 | 0.29 |
KCIF(4년) | KCIF(5년) | 중심성지수(3년) | 즉시성지수 |
0.24 | 0.22 | 0.262 | 0.17 |