반도체 소자의 면적이 점점 축소됨에 따라서 90 나노 이하 메모리에서의 금속배선 공정은 높은 종횡비와 다층 금속 배선에 따른 저항 증가 및 금속 결함 발생 등의 문제에 점점 심각하게 직...
반도체 소자의 면적이 점점 축소됨에 따라서 90 나노 이하 메모리에서의 금속배선 공정은 높은 종횡비와 다층 금속 배선에 따른 저항 증가 및 금속 결함 발생 등의 문제에 점점 심각하게 직면하게 되었다.
금속 결함 중의 하나인 금속기공 문제 해결을 위해서, 첫 번째 금속 접촉 공정에서는 텅스텐 틈 채우기 및 장벽 금속간의 공정 최적화에 대한 연구가 이루어 졌다.
원자단위 증착 방법(ALD)을 이용한 핵형성 방법이 가장 우수한 틈 채우기 결과를 보였으며 특히 B2H6 가스에 의한 핵형성 막을 통해서 가장 낮은 저항 치를 얻을 수 있었으며, 기존의 화학증기증착 방식 하드웨어를 활용한 새로운 공정(Advanced Nucleation Deposition)에서도 개선된 결과를 확보할 수 있었다.
그리고 약 10% ~ 20% 정도의 소자 Yield를 감소시키는 또 다른 금속결함 문제 중의 하나인 알루미늄 위스커에 대한 연구도 이루어 졌다.
위스커 결함 개선 노력은 열 응력의 해소를 위한 열 예산 감소와 더불어 오염원 제거 등의 조치들을 통해 이루어 졌다. 특히, 첫 번째에 비해 두께가 두껍고 열 공정 시간이 더욱 긴 두 번째 알루미늄 공정은 열 응력 감소를 더욱 강화한 두 단계 공정 조건을 통해서 위스커 문제를 해결할 수 있었다.