VSYN : 레지스터 트랜스퍼 수준 VHDL의 합성 시스템 = VSYN : An RTL VHDL Synthesis System

국문 초록 (Abstract)

본 논문에서는 VHDL 설계환경 구축의 한 부분으로 하드웨어의 자동생성으로 설계의 효율을 향상시키기 위하여 레지스터 트랜스퍼 수준의 VHDL 코드로 부터 게이트 수준의 하드웨어 구조를 논리식의 형태로 생성하는 레지스터 트랜스퍼 수준 VHDL 합성 시스템의 구현에 대하여 기술한다. VHDL 기술로 부터 구성된 D/DFG을 레지스터 트랜스퍼 수준에서 합성 가능한 구조로 변환한 뒤 레지스터 및 multiplexer 추출 기법등을 통하여 최종적인 게이트 수준의 회로를 생성하였다.

목차 (Table of Contents)

• 요약
• Ⅰ. 서론
• Ⅱ. RTL VHDL Synthesis
• Ⅲ. 실험 결과
• Ⅳ. 결론
• Ⅴ. 참고문헌