PoP용 Substrate의 Warpage 감소를 위해 유한요소법을 이용한 설계 파라메타 연구 = Study on Design Parameters of Substrate for PoP to Reduce Warpage Using Finite Element Method

국문 초록 (Abstract)

본 논문에서는 FEM(유한요소) 기법을 사용하여 칩이 실장되는 않은 substrate와 칩이 실장된 substrate의 warpage를 해석하여 칩의 실장이 warpage에 미치는 영향을 비교·분석하였다. 또한, warpage를 감소시키기 위한 substrate의 층별 두께의 영향도 분석과 층별 두께 조건을 다구찌법에 의한 신호 대 잡음 비로 분석하였다. 해석 결과에 의하면 칩이 실장되면 substrate의 warpage는 패턴의 방향이 변할 수 있고, 칩이 실장되면서 패키지의 강성도(stiffness)가 증가하고, 패키지 상·하의 열팽창계수의 차이가 작아지면서 warpage는 감소하였다. 또한, 칩이 실장되지 않은 substrate를 대상으로 설계 파라메타의 영향도 분석 결과에 의하면 warpage를 감소시키기 위해서는 회로층 중에서 내층인 Cu1과 Cu4를 중점 관리하고, 다음으로 바닥면의 solder resist 층의 두께와 Cu1과 Cu2 사이의 프리프레그 층의 두께를 관리해야 한다.

다국어 초록 (Multilingual Abstract)

In this paper, we calculated the warpage of bare substrates and chip attached substrates by using FEM (Finite Element Method), and compared and analyzed the effect of the chips' attachment on warpage. Also, the effects of layer thickness of substrates for reducing warpage were analyzed and the conditions of layer thickness were analyzed by signal-to-noise ratio of Taguchi method. According to the analysis results, the direction of warpage pattern in substrates can change when chips are attached. Also, the warpage decreases as the difference in the CTE (coefficient of thermal expansion) between the top and bottom of the package decreases and the stiffness of the package increases after chips are loaded. In addition, according to the impact analysis of design parameters on substrates where chips are not attached, in order to reduce warpage, the inner layers of the circuit layer Cu1 and Cu4 has be controlled first, and then concentrated on the thickness of the solder resist on the bottom side and the thickness of the prepreg layer between Cu1 and Cu2.

참고문헌 (Reference)

1 박동현, "온도/습도 시험, 온도 싸이클링 시험 및 고온유지 시험에 따른 Package-on-Package의 신뢰성" 한국마이크로전자및패키징학회 23 (23): 43-49, 2016

2 Y. L. Tzeng, "Warpage and Stress Characteristic Analyses on Package-on-Package (PoP) Structure" IEEE 482-, 2007

3 W. Sun, "Warpage Simulation and DOE Analysis with Application in Package-on-Package Development" IEEE 244-, 2008

4 T. Snyder, "Thermal performance of embedded active chips" 209-, 2014

5 W. Sun, "Simulation Study on the Warpage Behavior and Board-level Temperature Cycling Reliability of PoP Potentially for High-speed Memory Packaging" IEEE 978-, 2008

6 L. Boettcher, "Realization of system in package modules by embedding of chips" 397-, 2008

7 조승현, "PoP용 패시브 소자 임베디드 기판의 warpage 감소를 위한 파라메타 설계에 관한 연구" 한국마이크로전자및패키징학회 22 (22): 75-81, 2015

8 M. Y. Tsi, "Investigation of thermomechanical behaviors of flip chip BGA packages during manufacturing process and thermal cycling" 27 (27): 568-, 2004

9 R. Darveaux, "Interface Failure in Lead Free Solder Joints" 906-, 2006

10 조승현, "FCCSP용 기판의 warpage에 미치는 설계인자와 두께편차 영향에 대한 수치적 해석" 한국마이크로전자및패키징학회 19 (19): 57-62, 2012

11 S. H. Cho, "Estimation of warpage and thermal stress of IVHs in flip–hip ball grid arrays package by FEM" 48 (48): 300-, 2008

12 S. Yi, "Embedded passive device technology for wireless mobile devices" 30 (30): 33-, 2013

13 C. M. Ryder, "Embedded components : A comparative analysis of reliability" 3156-, 2011

14 L. Boettcher, "Embedded chip technology : Technologies, applications, and future developments" 9-, 2012

15 C. T. Ko, "Embedded active device packaging technology for next-generation chip-in-substrate package, CiSP" IEEE 322-, 2006

16 J. H. Lau, "Effects of Build-Up Printed Circuit Board Thickness in the Solder Joint Reliability of a Wafer Level Chip Scale Package(WLCSP)" 25 (25): 51-, 2002

17 H. W. Park, "Dielectric composite material with good performance and process ability for embedding of active and passive components into PCBs" IEEE 1325-, 2013