FPGA를 이용한 32-bit RISC-V RV32I 기반 최적화된 캐시 구조 설계 및 분석 연구 = Design and Analysis of an Optimized Cache Structure based on 32-bit RISC-V RV32I using FPGA

국문 초록 (Abstract)

임베디드 시스템은 대부분 ARM 기반 Cortex-R, Cortex-M 계열 마이크로 컨트롤러가 많이 사용되며, 고성능을 위해 캐시가 필수적으로 사용된다. 하지만, 최근에 활발하게 연구되고 있는 개방형 프로세서인 RISC-V 프로세서는 적합한 캐시 구조 및 크기별 성능과 자원 사용량을 종합적으로 분석한 연구가 부족하다. 따라서, 본 연구에서는 임베디드 RISC-V 기반의 32비트 RV32I 5단계 파이프라인 프로세서에 다양한 캐시 구조(Direct Mapped Cache, 4-Way Set-Associate Cache, Fully Associate Cache)를 명령어 캐시와 데이터 캐시로 구현하고, Dhrystone과 Coremark 벤치마크 프로그램을 통해 평가하여 최적의 캐시 구조와 크기를 도출하였다. FPGA 보드인 Artix-7 Nexys A7-100T를 사용하여 최대 동작 주파수 50MHz를 목표로 합성 및 구현을 통해 하드웨어 자원 사용량을 분석하였으며, FPGA에서 캐시 동작을 검증하였다. 성능 평가용 벤치마크 프로그램 점수와 캐시 실패율, 그리고 하드웨어 자원 사용량을 종합적으로 고려한 결과, 최적의 명령어 캐시 구조 및 크기는 16KiB 크기의 4-Way Set-Associate Cache, 데이터 캐시는 4KiB 크기의 4-Way Set-Associate Cache로 분석되었다.

다국어 초록 (Multilingual Abstract)

Embedded systems predominantly use ARM-based Cortex-R and Cortex-M series microcontrollers, which often employ caches to achieve high performance. However, there is a lack of comprehensive analysis on the performance and energy efficiency of different cache structures and sizes specifically tailored for the RISC-V processor, a rapidly growing open-source architecture. To address this gap, this study implemented various cache structures (Direct Mapped Cache, 4-Way Set-Associative Cache, and Fully Associative Cache) as both instruction and data caches in a Embedded RISC-V-based 32-bit RV32I 5-stage pipeline processor. We evaluated these implementations using the Dhrystone and Coremark benchmark programs to determine the optimal cache structure and size. The designs were synthesized and implemented on the Artix-7 Nexys A7-100T FPGA board, targeting a maximum operating frequency of 50MHz. We analyzed hardware resource usage and verified FPGA operation. Based on benchmark scores, cache miss rates, and hardware resource usage, the optimal instruction cache was determined to be a 16KiB 4-Way Set-Associative Cache, while the optimal data cache was found to be a 4KiB 4-Way Set-Associative Cache.