(A) thermally-evaporated gate dielectric for high-performance electronics

Seon, Yeongmin Sungkyunkwan University 2026 국내석사

Organic gate dielectric materials for high performance organic field-effect transistors and their application to flexible devices

김주영 서울대학교 대학원 2019 국내박사

In recent decades, significant progress has been made in the development of organic thin-film transistors (OTFTs) for application in flexible and low-cost electronics. Numerous organic semiconducting materials were reported to achieve high carrier mobilities. However, the performance of organic semiconducting materials is typically evaluated on inorganic dielectrics such as thermally grown silicon dioxide (SiO2) because they are easily available and free of defects. To realize flexible electronic devices on plastic substrates, the development of organic gate dielectric materials is prerequisite. Recently, along with high-performance organic semiconductors, solution-processable gate dielectric materials such as cross-linked polymers, organic-inorganic hybrid materials have been developed. These dielectrics can be simply fabricated by solution processing at temperatures below 250°C, less than the process temperatures required for conventional inorganic dielectrics. OTFTs fabricated using these organic based gate dielectrics have demonstrated comparable performances in terms of field-effect mobility. However, some technical issues must be addressed, such as the requirement of curing temperatures exceeding the glass transition temperatures (Tg) of many plastic substrates, hysteresis of transfer characteristics, and chemical resistance during solution processing. In addition, self-assembled monolayers (SAMs) have been utilized to modify the surface of gate dielectric represented by SiO2, to render hydrophobicity and compatibility with organic semiconductors, leading to the improvements in the performance of OTFTs. However, cross-linked polymer dielectrics have a limitation in that it is difficult to build uniform SAM, because of insufficient reaction sites compared with the inorganic dielectrics. Many researches have been carried out for developing organic-inorganic hybrid dielectrics with Si-O-Si bond structure that enables SAM treatment. In this regard, this dissertation describes the following two topics: i) low temperature curable polymer dielectric material and its application to OTFT arrays on plastic substrate for driving electrophoretic displays, and ii) polysiloxane composite with high dielectric strength and availability for self-assembled monolayer. In chapter 2, a polymeric dielectric material cured at the low temperature of 130°C through the thermal cross-linking reaction of poly(hydroxy imide) (PHI) and 2,2'-bis(4-(2-(vinyloxy)ethoxy)phenyl)propane (BPA-DEVE) was characterized to determine its applicability in OTFTs on plastic substrates. Thin films of cross-linked PHI showed smooth surfaces and exhibited high breakdown voltages exceeding 3 MV cm−1 and low dependences of capacitance on frequency. Pentacene and polymer semiconductor-based TFTs were fabricated employing this gate dielectric on polyethylene naphthalate substrates. The pentacene-based TFT achieved the mobility of 0.13 cm2 V−1 s−1 without hysteresis, and TFTs fabricated by the solution processing of the polymer semiconductor also exhibited negligible hysteresis and gate leakage currents below 0.1 nA. These electrically stable characteristics can be attributed to the formation of intramolecular hydrogen bonds in PHI which impeded the effect of moisture-induced slow polarization. In chapter 3, the applicability of new organic gate dielectric material of PHI that can be cured at a low temperature of 130°C was investigated to fabricate OTFT arrays on plastic substrates. Evaluation platform to confirm the uniform insulating properties of organic dielectric materials prior to actual application to OTFT arrays was proposed. This test method enabled verification of the suitability of the new dielectric material and chemical resistance during the fabrication process. A cross-linked PHI exhibited stable and uniform insulating properties in a large area that sudden breakdown was not observed in an electric field up to 4 MV/cm. Thiophene-thiazole-based copolymer semiconductor was inkjet-printed on thin-film transistor arrays based on the cross-linked PHI dielectric. In all the processes, the temperature of the substrate was kept below 130°C, and 4.8-inch electrophoretic display panels on a polyethylene naphthalate substrate with a resolution of 98 dpi was demonstrated. In chapter 4, A solution-processible organic–inorganic hybrid material consisting of polysiloxane urethane acrylate composite (PSUAC) with a dual cross-linking mechanism was developed, which satisfy all the requirements for use as a gate dielectric for flexible organic thin-film transistors (OTFTs). PSUACs incorporate urethane group for promoting adhesion to substrates and acrylate group for enhancing the degree of cross-linking via a photo-curing reaction. Aluminum acetoacetate is introduced as a thermal curing agent that reacts with the silanols at the end of the PSUA resin, thus realizing a reliable dielectric that is barely affected by the slow polarization induced by moisture absorption. Thin films of cross-linked PSUAC provided smooth surfaces with a root-mean-square roughness of < 0.3 nm and which exhibited high breakdown voltages of > 6.2 MV cm−1, while the capacitance was only slightly affected by the frequency. A self-assembled monolayer (SAM) of octadecytrichlorosilane (ODTS) was formed on the cross-linked PSUAC dielectric to provide a hydrophobic surface with a water-contact angle of 107°. OTFTs employing a small-molecule organic semiconductor of dibenzothiopheno[6,5-b:6′,5′-f]thieno[3,2-b]thiophene (DBTTT) were fabricated using the cross-linked PSUAC as a gate dielectric. These realized a high mobility of 3.3 cm2 V-1 s-1 and an on/off ratio of > 107 without any hysteresis in the transfer characteristics. The threshold voltage was shifted about 2 V in the bias stress measurement conducted for 10,000 sec on non-passivated devices exposed in air, verifying the stable characteristics of the gate dielectric layer even without passivation of the device. Flexible OTFTs on polyimide (PI) substrate were fabricated and identical electrical properties with a mobility of 3.3 cm2 V-1 s-1 were confirmed. PSUAC can be used as a reliable gate dielectric for high-performance OTFT devices including flexible applications. 최근 수십 년간 유연하고 저비용 생산이 가능한 전자 제품에 적용하기 위해 유기 박막 트랜지스터에 대한 연구 개발이 다방면으로 진행되었다. 많은 유기 반도체 물질들이 개발되어 높은 전하 이동도를 달성한 것으로 보고되었다. 그러나 유기 반도체 재료의 성능은 일반적으로 열 성장 이산화 규소와 같은 무기 절연체를 기반으로 평가되는 경우가 많으나, 플라스틱 기판에 유연한 전자 소자를 구현하기 위해서는 유기 게이트 절연 재료의 개발이 필수적이다. 최근에 많은 연구가 진행되어 고성능 유기 반도체와 함께 가교 고분자와 같은 용액 공정이 가능한 게이트 절연체 재료, 유기-무기 하이브리드 재료 등이 개발되었다. 이들 절연체는 기존의 무기 절연체에 필요한 공정 온도보다 낮은 250°C 이하의 온도에서 용액 공정을 통해 간단히 제조할 수 있다. 유기 게이트 절연체를 사용하여 제작된 OTFT는 무기 절연막을 적용한 경우와 비교하여 전계 효과 이동도 측면에서 동등한 수준의 성능을 보이는 경우도 보고되었다. 그러나 많은 플라스틱 기판의 유리 전이 온도를 초과하는 경화 온도, 전류 전달 특성의 히스테리시스 및 용액 공정 중의 내화학성과 같은 몇 가지 기술적 문제를 해결해야한다. 또한, 이산화 규소로 대표되는 게이트 절연막의 경우, 표면에 자기 조립 단분자막을 형성, 증착되는 유기 반도체의 분자 정렬도를 높여서 박막 트랜지스터의 성능을 향상시킬 수 있다. 그러나, 가교 결합된 고분자 절연막은 무기 절연막와 비교하여 표면에 균일한 자기조립 단분자막을 형성하는 것이 어렵다는 점에서도 한계가 있다. 자기조립 단분자막 형성이 가능하게하는 결합 구조를 갖는 유기 - 무기 복합 절연체를 개발에도 많은 연구가 수행되었다. 이와 관련하여 본 논문에서는 다음과 같이 크게 두가지 주제를 다루고자 한다. i) 저온 경화형 고분자 절연막 재료의 개발과 검증, 그리고 그것을 대면적 적용하여 플라스틱 기판상에 유기 박막트랜지스터 어레이로 적용하여 전기 영동 디스플레이를 제작하는 것, ii) 높은 절연 강도를 가지고 자기 조립 단분자막 형성이 가능한 폴리실록산 기반의 유기 무기 복합 절연체의 개발에 관한 것이다. 제 2 장에서는 폴리 하이드록시 이미드를 130℃에서 진행되는 열 가교 반응을 통해 저온에서 경화될 수 있는 고분자 절연체 물질을 제안하고, 플라스틱 기판에서 유기 박막 트랜지스터를 제작, 그 특성을 검증하였다. 가교된 폴리 하이드록시 이미드 박막은 평균 거칠기 0.3 nm 이하의 매끄러운 표면을 제공하였으며, 3 MV cm-1 이상의 우수한 절연 파괴 전압과 주파수에 대한 낮은 의존성을 나타내었다. 폴리에틸렌 나프탈레이트 기판에 가교된 폴리하이드록시 이미드 절연체를 적용하여 펜타센 및 폴리머 반도체 기반의 박막 트랜지스터를 제작하였다. 펜타센 기반의 박막 트랜지스터는 히스테리시스 없이 0.13 cm2 V-1 s-1의 이동도를 달성했으며, 폴리머 반도체를 용액 공정을 이용하여 제조된 박막 트랜지스터는 역시 작은 히스테리시스 및 0.1 nA 이하의 낮은 게이트 누설 전류를 나타냈다. 이러한 전기적으로 안정한 특성은 하이드록시 이미드 분자 내부에서의 수소 결합의 형성으로 흡습에 의하여 유도되는 느린 분극 효과를 저해하는 원리로 설명할 수 있다. 3 장에서는 개발된 폴리 하이드록시 이미드의 저온 경화 특성을 활용하여 플라스틱 기판에 대면적의 유기 박막 트랜지스터 어레이를 제작하는 것을 논의하였다. 유기 박막 트랜지스터 어레이에 실제 적용하기 전에 유기 절연 물질의 균일한 절연 특성을 확인하기위한 새로운 평가 플랫폼을 제안하였다. 이 평가 방법을 사용하여 신규 절연체 재료의 제조 공정 중 내화학성을 사전에 검증할 수 있었다. 가교 결합된 폴리 하이드록시 이미드는 5 인치의 넓은 면적에서 균일한 절연 특성을 보였으며, 최대 4 MV cm-1의 전기장에서 급격한 절연 파괴가 관찰되지 않았다. 가교 결합된 폴리 하이드록시 이미드 절연체를 적용한 기판에 고분자 반도체를 잉크젯 프린팅 방법을 이용하여 박막 트랜지스터 어레이를 구성하였다. 모든 공정에서 기판의 온도는 130℃ 미만으로 유지되었고, 폴리에틸렌 나프탈레이트 기판을 적용하여 해상도 98 dpi 수준의 4.8 인치 전기 영동 디스플레이 패널을 성공적으로 시연하였다. 4 장에서는 이중 가교 메카니즘을 갖는 폴리실록산 우레탄 아크릴레이트 복합체로 구성된 용액 공정이 가능한 유기 무기 복합 재료의 개발에 대하여 보고하였다. 개발된 절연체는 유기 박막 트랜지스터의 게이트 절연체에 요구되는 중요한 전기적, 물리적 조건을 대부분 만족시킨다. 절연막의 분자 설계시 광경화 반응을 통해 가교도를 높이기 위하여 아크릴레이트 그룹을 도입하였고, 기판에 대한 접착력을 향상시키기 위하여 우레탄 그룹을 포함시켰다. 특히 실록산 계열의 절연막에서 경화 반응 후 남아있는 실라놀 그룹을 효과적으로 제거하기 위하여 알루미늄 아세토 아세테이트를 첨가하여 말단의 실라놀과 반응할 수 있도록 하여 흡습에 의해 발생하는 히스테리시 등의 문제를 최소화하고자 하였다. 해당 절연체는 200°C에서 경화되어 6 MV cm-1 이상의 우수한 절연 내압을 확보하였으며 0.3 nm 이하의 평균 거칠기를 가지는 매끄러운 표면을 제공하였다. 또한 실록산 그룹을 가지고 있음으로 인하여 표면에 자기 조립 단분자막을 형성할 수 있다. 본 절연체에 자기 조립 단분자막을 형성하고 그 위에 헤테로 아센계 유기 반도체를 증착하여 3.3 cm2 V-1 s-1 수준의 높은 이동도를 달성하였으며, 전류 전달 곡선에서 히스테리시스가 없음을 확인하였다. 20 µm 두께의 폴리이미드 기판에 절연막을 형성하여 유연한 박막 트랜지스터를 제조, 유리 기판에서와 동일한 성능을 확인하였으며, 장기 신뢰성을 확인하기 위하여 보호막이 없는 상태에서 신뢰성 평가를 진행하였다. 대기중에서 10,000 초 동안 게이트 바이어스를 가한 결과 약 2 V 정도의 문턱 전압 변화를 보였으며 이것으로 소자가 높은 신뢰성을 가지고 안정적으로 작동할 수 있음을 확인하였다.

GaAs 기판을 이용한 ALD high-k 절연체 특성에 관한 연구

유일혁 서울대학교 대학원 2013 국내석사

To improve performance of semiconductor devices, device scaling, such as reducing gate length and oxide thickness, is critical. However, in case of silicon oxide, grown on silicon, reducing the oxide thickness has caused the problem of increasing the leakage current. This is when oxides with high dielectric constants (high-K) began to be extensively studied. When using oxides with high dielectric constants, physical thickness of device can be reduced while reducing the equivalent oxide thickness (EOT) which may solve the leakage current issue. Despite its possible solution, high-K oxides still have limitations to be used for the devices with 22nm design rule. To overcome such restriction, replacing Si with III-V compound semiconductor or Ge channel has been gaining attention. In case of III-V compound semiconductor, it has much higher electron mobility than silicon, which leads to higher drain current, when it is used for the n type metal oxide semiconductor device (nMOS). III-V compounds also suffer from additional problem, which is related to the poor interface property between the III-V substrate and the oxide. Poor interface can lead to additional reaction sites which can cause the degradation of the device. In this article, author has studied the variations in the GaAs based device characteristic with various oxide layers and finding the ideal condition. Before comparing various oxide layers, it was necessary to remove native oxides between GaAs and gate dielectric layer. Such was studied by pre-treatment, introducing passivation layer, and post deposition annealing (PDA) under various temperatures. The result has indicated that in terms of pre-treatment, introducing (NH4)2S has an effect of preventing oxide formation, which is done by S atom, which showed better device characteristic than native oxide etched by hydrofluoric acid (HF). The Al2O3 layer was used for the passivation layer. Al2O3 has higher dielectric constant than SiO2 and it also has a characteristic of self-cleaning, which lead to the better device performance than other passivated devices with various oxides. The PDA results at various temperatures have indicated that with increase in the PDA temperature, more oxidation reaction occurs on the surface of the GaAs that leads to thicker native oxide formation. With above results, all other parameters were kept in constant, at the optimum condition, and oxidants for the Al2O3 (passivation layer) and the HfO2 (gate dielectric layer) were changed to find the optimum device condition. During the GaAs deposition, recent researches have used water oxidant. While ozone oxidant has been used to deposit silicon, due to the stable nature of the native oxide of silicon which is SiO2, the native oxide for GaAs deteriorates the electrical properties of GaAs based metal oxide semiconductor capacitor (MOSCAP). By using water oxidant, GaAs devices are hoped to be independent from the native oxide induced problems in the device performance. However, using water oxidant has its own problems, mainly about the defect creations. Using water oxidant can lead to incomplete oxidation during the atomic layer deposition (ALD), which leads to defect creation. These defects serve as the major cause to increase the leakage current. Thus, using water oxidant has been problem in terms of decreasing the gate dielectric thickness and reducing the leakage current. By incorporating pros and cons of water and ozone oxidants, this work has used ozone oxidant for the gate dielectric deposition and the water oxidant for the passivation deposition. Ozone oxidant during the gate dielectric deposition can lead to the reduction of leakage current, induced from the defect, even with thinner gate dielectric thickness. Using water oxidant during passivation layer deposition can reduce the defective native oxide formation from the GaAs. The MOSCAP fabricated from the deposition condition mentioned above has shown better performance than those with only water or ozone oxidant with smaller EOT. 반도체 소자의 성능을 향상시키기 위해서 게이트의 길이 및 산화막의 두께를 감소시키는 scaling이 필요하다. 하지만, 실리콘(Si) 기판 상에 실리콘 산화막의 경우 두께가 감소함에 따라서 누설전류(leakage current)가 커지게 되고 이에 따라 소자의 성능이 저하되는 문제가 발생하게 되었다. 이러한 문제를 해결하기 위해서 실리콘 산화막을 대신하는 고유전율 산화막에 관한 연구가 진행되었다. 고유전율 산화막을 사용하는 경우 등가 산화막 두께(Equivalent oxide thickness, EOT)는 유지하면서 실제 물리적인 두께를 증가시킬 수 있어 누설전류 문제를 해결할 수 있게되었다. 하지만 22nm 이하의 소자를 만들기 위해서는 고유전율 산화막으로도 한계를 느끼게 되었고, 이에 Si를 대체할 III-V 화합물 반도체 또는 Ge channel이 주목받게 되었다. III-V 화합물 반도체의 경우 Si 에 비해 electron mobility가 수십 내지 수백배 크기 때문에 n- MOS(n-type metal oxide semiconductor device)에 사용하는 경우 더 큰 drain current를 얻을 수 있다. 하지만 III-V 기판 상에 고유전율 산화막을 증착할 경우에 기판과 산화막 계면에서의 반응으로 인해 계면 특성이 열화되는 단점이 있어 이를 개선하려는 연구가 다양하게 행해지고 있다. 이러한 여러가지 방법중에서 본 논문은 산화제에 따라서 GaAs-based 소자의 특성을 개선하기 위한 연구를 수행하였다. 산화제에 따른 직접적인 비교에 앞서서 우선 GaAs 와 gate dielectric 사이에 생성되는 native oxide를 효과적으로 제거하고, 억제하기 위해서 pre treatment, passivation layer, PDA 온도에 따른 특성을 관찰하였다. 그 결과 pre treatment의 경우에는 (NH4)2S 처리를 하면 S 가 oxide의 형성을 억제하여 HF cleaning 보다 우수한 특성을 가지는 것을 확인할 수 있었다. 또한, passivation layer의 경우 Al2O3를 passivation layer로 하는 경우 SiO2 보다 유전상수도 크고, 또한 Al2O3는 self cleaning effect를 가지고 있기 때문에 다른 oxide를 passivation layer로 하는 경우보다 우수한 특성을 가지는 것을 확인할 수 있었다. PDA의 경우 PDA 온도가 높아질수록 GaAs 기판 상에서 더 많은 산화가 일어나서 두꺼운 native oxide가 생성되서 역시 소자의 특성을 열화시킴을 확인할 수 있었다. 이에 따라 나머지 조건들은 상기 결과에 따라 고정하고 passivation layer인 Al2O3의 산화제와 gate dielectric인 HfO2의 산화제의 종류에 따라 가장 우수한 특성을 가지는 조건을 살펴보았다. 최근의 대부분의 GaAs 연구에서는 Si에서 오존을 산화제로 사용하는 것과 달리 물을 산화제로 사용하고 있다. 그 이유는 Si의 경우 native oxide인 SiO2가 안정적인 물질이고, high-k gate dielectric과도 안정적인데 반하여, GaAs의 native oxide는 GaAs-based MOScap(metal oxide semiconductor capacitor)의 특성을 저하시키는 주범이 되기 때문이다. 따라서 이러한 native oxide를 줄이기 위해서 많은 연구가 계속되고 있고, 산화제를 물을 사용하는 것도 같은 맥락에서 사용되고 있는 것이다. 하지만 물을 산화제로 사용하는 것은 오존을 산화제로 사용하는 것에 비하여 불완전한 산화로 인해 불순물이 더욱 잘 생기도록 할 수 있고, 이러한 불순물은 누설 전류를 크게하는 주된 원인이 되고 있다. 따라서 gate dielectric의 두께를 줄이는데 있어서 물을 산화제로 하는 것이 큰 누설전류로 장애가 되고 있는 것이다. 이에 반해 gate dielectric은 오존을 산화제로 증착하여 우수한 quality를 가지는 박막을 만들 수 있고, 불순물을 줄여 누설전류를 줄일 수 있으며, 그로 인해 gate dielectric의 두께를 더욱 얇게 만들 수 있다. 따라서 결과적으로는 passivation layer는 물을 산화제로 하여 증착하면 GaAs 기판 상에서 생성되는 native oxide를 효과적으로 제거할 수 있게 되고, 그 위에 gate dielectric을 오존을 산화제로 하여 증착하면 더욱 얇은 두께를 가지는 gate dielectric을 만들 수 있어 passivation layer와 gate dielectric을 모두 물을 산화제로 사용하여 증착한 MOScap에 비해 더 작은 EOT를 가지는 MOScap을 제작할 수 있다.

Electrolyte for Gating Graphene Transistors

김범준 성균관대학교 일반대학원 2016 국내박사

In this dissertation, we study electrolyte gate dielectric for gating graphene transistors on soft materials such as plastics and rubbers for soft electronics and its application to schottky barrier transistors and for biomedical field using human-friendly hydrogel. First, two kinds of printing method of ion-gel gate dielectric have been developed: (1) aerosol jet printing and (2) photo-patternable method. High on-current at low operation voltage is realized by high capacitance of ion-gel gate dielectric on graphene which leads to effective charge accumulation at graphene channel. Additionally, we demonstrate graphene transistors which exhibited remarkably good mechanical flexibility (> 5%). Moreover, coplanar-gate graphene transistor is investigated. Even though gate electrode is not located toward vertical direction at graphene channel, this device exhibits high performance results from long range polarizability of the ion-gel gate dielectric. This approach drives not only suggesting new design of device using electrolyte gate dielectric for soft electronics but also simplifying fabrication process of device. Second, a new design of flexible vertical transistors and logic gates based on the graphene-organic semiconductor-metal heterostructures and ion gel gate dielectrics have been demostrated. The channel current is highly modulated by tuning the Schottky barrier height across the graphene-organic semiconductor junction by applying gate potential results from high capacitance of ion gel gate dielectrics. P-type pentacene and n-type PTCDI-C8 are utilized as organic semiconducting layers for p- and n-type devices, respectively. Furthermore, logic gates such as the complementary inverter, NAND, and NOR are successfully fabricated at low-power operation on plastic substrate. In additionally, human friendly electrolyte-type dielectric material for transistors compatible with biological systems have been developed. The addition of biocompatible polyelectrolytes like metal-substituted DNAs into water induce hydrogelation to provide solid-state integrity to the system. They also enhance the ionic conductivities of the electrolytes, which in turn led to quickly form an electric doule layer at the graphene/electrolyte interface that is beneficial for modulating currents in graphene transistors at high frequencies.

Hysteresis behavior of organic field-effect transistors using polymer gate dielectrics : 고분자 게이트 절연막을 이용한 유기 박막 트랜지스터의 히스테러시스 현상에 관한 연구

김세현 포항공과대학교 일반대학원 2010 국내박사

Organic field-effect transistors (OFETs) have received considerable attention in recent years. Intensive studies have made it possible to achieve device performances comparable to those of amorphous silicon transistors. Polymer gate dielectrics are the most suitable candidates to be used in OFETs because of their easy processability from solution and their compatibility with plastic substrates. However, the severe hysteresis that appears during OFET operation when polymer materials have been used as the gate dielectric has become an important drawback that limits the utility of organic integrated circuits. Although several research groups have recently investigated the hysteresis mechanism in OFETs containing polymer gate dielectrics, the exact origin of this behavior is not fully understood. Therefore, solving these problems represents a priority in this field of research. In addition, high capacitance is required to induce a high density of free carriers at the conducting channel, allowing OFET operation at low voltages. Previous generations of OFETs have required high operating voltages due to generally low ┢, making these devices inappropriate for applications that require high current output, such as driving unit devices for organic light emitting diodes (OLEDs). In order to fully realize the all-organic integrated circuitry, it is essential to develop polymer gate dielectrics with easy solution-process to fabricate at low temperature and a good insulation property to reduce leakage current. Also, the polymer gate dielectric should not be soluble in the solvent used to dissolve organic semiconducting materials, and can be patterned easily to make connections between the gate electrode and the underlying bus lines in the integrated circuitry. From these demands, we also investigate low voltage operation and corresponding hysteresis behavior of OFET employing polymer gate dielectric with high dielectric constant, as well as establish new photocurable polymer gate dielectrics for OFETs that allow low temperature and solution-process and provide hysteresis-free device operation. In Chapter II, we report the fabrication of low voltage-operating pentacene-based OFETs that utilize crosslinked cyanoethylated poly(vinyl alcohol) (CR-V) gate dielectrics. The crosslinked CR-V-based OFET could be operated successfully at low voltages (below 4 V), but abnormal behavior during device operation, such as uncertainty in the field-effect mobility (┢) and hysteresis, was induced by the slow polarization of moieties embedded in the gate dielectric (e.g., polar functionalities, ionic impurities, water, and solvent molecules). In an effort to improve the stability of OFET operation, we measured the dependence of ┢ and hysteresis on dielectric thickness, CR-V crosslinking conditions, and sweep rate of the gate bias. The influence of the CR-V surface properties on ┢, hysteresis, and the structural and morphological features of the pentacene layer grown on the gate dielectric was characterized and compared to the properties of pentacene grown on a polystyrene surface. In Chapter III, we demonstrate the origin and mechanism of the hysteresis behavior that is frequently observed during the operation of OFET device based on polymer gate dielectrics. Although polar functionalities, such as hydroxyl groups, present in the polymer gate dielectrics are known to induce hysteresis, there have only been a few detailed investigations examining how the presence of such end functionalities both at the polymer surface―forming an interface with the semiconductor layer―and in the bulk influences the hysteresis. In this study, we control the hydrophobicity of the polymer by varying the number of hydroxyl groups, and use an ultrathin polymer/SiO2 bilayer and a thick single polymer as the gate dielectric structure so that the hysteresis behavior is divided into contributions from hydroxyl groups present at the polymer surface and in the bulk, respectively. Electrical characterizations of the OFETs, performed both in vacuum (≒10-3 Torr) and in ambient air (relative humidity of about 40%), show that the observed hysteresis is determined by the transport of water within the polymer (i.e., the adsorption at the polymer surface and the diffusion into the bulk), which in turn is controlled by the hydrophobicity and the thickness of the polymer. In Chapter IV, we investigate the effect of the trap formation induced by pentacene nanostructural change on the hysteresis behavior of the OFETs. Pentacene nanostructure is critical factor to determine the charge transport in OFET devices because it leads to degree of the connection between grains and the crystallinity of thin film. Also, it is well known that both the free energy and the state of gate dielectric surface and the change of processing parameters (deposition rate and substrate temperature) can control the morphological changes of pentacene nanostructure such as growth mode and crystalline phase, which are intimately associated with the trap formation in the pentacene film. Although several research groups have investigated the effect of morphological changes of pentacene nanostructure on the carrier mobility which represents the charge transport in OFETs, there has been few study that how the trap formation induced by pentacene nanostructural change has an influence on the hysteresis behaviour of the OFETs. Therefore, we will analyze pentacene nanostructure from the early deposition stage to thick film (about 50 nm) during pentacene growth via atomic force microscope and 2-dimensional grazing incidence X-ray diffraction study. At the same time, we will try to quantify the number and distribution of the trap generated during pentacene growth by measuring the evolution of carrier mobility with varying temperature. Based on this study, we will compare the trap formation induced by pentacene nanostructural change with the hysteresis behaviour; so that we w 유기 박막 트랜지스터는 최근 학계과 산업계에서 지대한 관심 분야가 되어 왔다. 그로 인한 수많은 연구는 비정질 실리콘 기반 트랜지스터에 맞서거나 뛰어난 성능을 보여주고 있다. 특히, 고분자 절연막은 값싸고 단순한 용액 공정이 가능하고 플라스틱 기판과의 접합성이 우수하여 유기박막 트랜지스터의 절연막으로 가장 어울리는 물질이 되었다. 그렇지만, 고분자 절연막을 사용한 다수의 유기 박막 트랜지스터에서 소자 구동 시 보여지는 히스테러시스 현상은 유기 박막 트랜지스터가 유기집적회로 및 디스플레이 구동소자로써 활용에 큰 걸림돌이 되어 왔다. 비록 수많은 연구 그룹들이 고분자 절연막을 사용한 유기박막 트랜지스터의 히스테러시스 현상의 메커니즘을 분석하고 이를 최소화하기 위한 연구를 진행 시켜왔으나, 아직 정확한 원인과 메커니즘의 규명이 이루어지지 않았다. 따라서, 이러한 문제를 해결하는 것은 유기박막 트랜지스터가 상용화되기 위한 가장 시급한 문제이다. 또한, 고분자 절연막은 큰 전기용량을 가지고 있어야 한다. 큰 전기용량은 유기 박막 트랜지스터가 낮은 전압에서 구동할 수 있도록 채널에 많은 자유 전하 (전자 및 정공)을 유도시킬 수 있다. 기존의 유기 박막 트랜지스터는 유기 반도체의 낮은 전하 이동도 때문에 높은 구동전압을 필요로 하여서, 유기 발광 다이오드와 같은 전류 구동회로의 소자로써 사용이 매우 어려웠다. 특히 전유기 집적 회로 및 구동소자를 만들기 위해서는 반드시 낮은 온도에서 단순한 용액 공정으로 고분자 절연막을 제조하고, 이 때, 고분자 절연막은 탁월한 절연 특성을 보여주어야 한다. 또한, 유기 반도체 박막 제조에 필요한 용매에 대해 불용성을 가지고 있어야 하며, 회로 제작 시 게이트 전극과 버스-라인과의 연결을 쉽게 하기 위하여 고분자 물질의 패턴 형성 특성이 요구된다. 이러한 요구들로부터, 우리는 높은 전기용량을 가지는 고 유전상수 고분자 절연막을 사용한 유기 박막 트랜지스터의 저전압 구동 및 히스테러시스 현상과, 저온 용액 공정이 가능하고 패턴 형성이 용이한 새로운 고분자 절연막에 대한 연구를 본 연구에서 수행할 것이다. 2장에서, 우리는 cyanoethylated poly(vinyl alcohol) (CR-V) 고분자를 이용하여 펜타센 기반 유기박막 트랜지스터의 저전압 구동 및 히스테러시스를 현상을 연구할 것이다. 경화된 CR-V 고분자 절연막을 사용한 유기박막 트랜지스터는 4 V이하에서 작동하지만, 히스테러시스와 전하이동도의 불안정성과 같은 비정상적인 구소자 구동이 나타났다. 따라서, 이러한 유기 박막 트랜지스터의 구동 안정성을 확보하기 위하여 우리는 소자 구동 속도, 절연막의 두께 및 경화 조건을 조절하여 전하 이동도와 히스테러시스의 변화 추이를 관찰하였다. 또한 고분자 절연막의 표면 성질이 소자 구동에 어떠한 영향을 미치는지를 연구하였다. 3장에서, 우리는 절연막으로 쓰이는 고분자의 작용기가 히스테러시스 현상에 미치는 영향을 연구하였다. 특히, 고분자의 작용기중 hydroxyl 기가 히스테러시스 현상에 지대한 영향을 미친다는 연구 결과가 자주 보고 되어왔지만, hydroxyl 기 고분자 표면과 내부에서 각각 어떠한 작용으로 히스테러시스를 일으키고, 어떤 양상을 보여주는 가에 대한 연구는 미미하였다. 본 연구에서 우리는 고분자 절연막의 hydroxyl 그룹의 양을 바꾸고자 고분자의 hydrophobicity를 조절하였으며, 두꺼운 고분자 절연막과 매우 얇은 고분자막과 실리콘산화막으로 이루어진 이층박막을 사용하였다. 이로부터 우리는 hydroxyl 기가 고분자 절연막의 표면과 내부에서 미치는 역할 및 작용을 나누어 관찰할 것이다. 4장에서, 우리는 펜타센 유기 반도체 박막의 나노 구조의 변화에 의해 발생하는 트랩 형성이 히스테러시스에 어떠한 영향을 미치는 가에 대한 연구를 진행할 것이다. 펜타센 나노 구조는 유기박막 트랜지스터에서 전하이동을 결정하는 중요한 요소가 된다. 왜냐하면 그것은 박막의 결정성과 그레인 사이의 연결성의 정도를 나타내기 때문이다. 또한 고분자 절연막의 표면 상태 (표면에너지, 표면 거칠기)와 공정조건 (반도체 물질 증착 속도 및 기판 온도)는 펜타센의 모폴로지의 변화를 조절할 수 있다고 보고되어 왔다. 따라서 우리는 절연막의 표면상태와 공정조건을 조절하여 펜타센의 나노 구조를 초기 상태에서부터 두꺼운 박막 까지 원자현미경과 X선 회절을 이용하여 관찰할 것이다. 이 때, 변화하는 계면 트랩의 정보를 파악하여, 계면 트랩이 히스테러시스와 소자 성능에 미치는 영향을 알아볼 것이다. 5장에서는 유기 집적 회로와 플랙시블 전기 소자에 사용하기 위한 광경화 고분자 절연막에 대한 연구를 소개할 것이다. 특히, 본 연구에서 개발한 고분자 절연막은 고분자 블랜딩을 방법을 사용하여, 각기 다른 성질을 가진 두 고분자들의 특성을 결합 것이다. 반도체 물질과 접합성이 뛰어난 고분자와 절연특성이 우수한 고분자, 그리고 광개시제를 혼합하여 용액상에서 블랜딩화하고, vertical separation 방법을 통해 부드럽고 소수성의 표면과 절연특성이 우수한 절연막을 개발하

Process and performance of organosiloxane-based organic-inorganic hybrid gate dielectric for organic thin-film transistor

정선호 Graduate School, Yonsei University 2007 국내박사

유기박막트랜지스터는 유연성, 경량화, 저가 공정, 공정 용이성등의 장점 때문에 주목 받고 있으며 다양한 전자소자로의 적용이 이루어지고 있다. 이러한 유기박막트랜지스터 소자의 물성을 향샹시키기 위한 소재 및 공정상의 진보가 이루어지고 있지만 소자 제작에 있어서 중요한 요소인 유전체 소재의 패턴 공정에 대한 연구는 활발히 이루어지지 못하고 있다. 포토레지스트 패터닝, 유전체 식각, 포토레지스트 제거등의 공정을 수반하는 광학전사법이 유전체 소재의 패턴을 위해서 일반적으로 사용되고 있지만 다단계의 공정으로 인한 공정 비용의 상승 문제로 그 대안 기술에 대한 연구가 필요하다. 용액 공정용 게이트 유전체 소재의 잉크젯 프린팅과 자가 패턴성 게이트 유전체 소재 개발은 복잡한 공정을 단순화 할 수 있는 대안소재로서 유기박막트랜지스터의 공정 단가를 획기적으로 감소시킬 수 있다. 본 논문에서는, 유기박막트랜지스터 적용을 위한 잉크젯 프린팅용 유전체 소재와 자가 패턴성 유전체 소재를 연구하였다.열경화성 유기실록산 기반의 유-무기 하이브리드 소재를 이용하여, 잉크젯 프린팅용 유전체 소재를 합성하였다. 누설 전류 거동은 수산화기가 트랩 장소로 역할을 하는 Poole-Frenkel 전도에 의해 결정되는 것을 확인하였다. 오프 전류, 문턱 전합, 전계 효과 이동도, 이력 특성과 같은 소자의 전기적 물성 역시 수산화기의 농도에 의해 결정되어짐을 확인하였으며 수산화기의 농도가 낮은 유전체를 이용하여 제작한 소자에 있어서 표면 처리된 열산화막 기반의 소자 물성에 비견되는 안정적인 소자 물성을 확보하였다. 초박막 게이트 유전체로서의 적용을 평가하기 위해 50 - 260nm 두께의 하이브리드 유전체 소재를 제작하였으며 260 nm와 160 nm의 두께를 가지는 유전체에 있어서 안정적인 누설전류 거동을 확인하였다. 이 두 종류의 유전체를 이용하여 소자를 제작하였으며 유전체 막 두께에 따른 소자 물성의 변화를 평가하기 위해 오프 전류, 문턱전압, 전계 효과 이동도등을 분석하였다.잉크젯 프린팅용 하이브리드 유전체의 잉크젯 프린팅을 위하여, 주용매와 부용매와의 조합을 통하여 잉크를 제조하였다. 프린팅된 패턴에서의 커피링 형상을 줄이기 위하여 액적안에서의 용매의 동적 거동 효과를 고찰하였으며 부용매의 첨가를 통해 커피링 형상을 제어하였다. 프린팅된 하이브리드 유전체의 전기적 물성을 평가하였으며 소자를 제작하여 스핀 코팅 유전체 기반 소자와 전기적 물성을 비교 및 평가하였다.자외선 경화 유기실록산 기반의 유-무기 하이브리드 소재를 이용하여, 자가 패턴성유전체 소재를 합성하였다. 하이브리드 유전체는 솔-젤 방법을 통해 합성하였다. 자외선 광감성 관능기는 일반 광학전사법을 이용하여 포토레지스트 이용없이 직접적으로 고해상도의 패턴 형성을 가능케 하였으며 지르코니아 나노 결정체가 유기실록산 네트워크에 분산상으로 분포하여 하이브리드 유전체의 유전 상수를 효과적으로 증가시켰다. 또한 화학적 구조의 변화가 패턴닝 공정과 전기적 물성에 미치는 영향을 고찰하기 위해 자외선 조사 및 열처리에 따른 하이브리드 유전체 내부의 화학적 구조의 변화를 분석하였다. 유기박막트랜지스터의 유전체 소재로서의 적용을 평가하기 위해 자가 패턴성 유전체를 이용하여 소자를 제작하였으며 오프 전류, 문턱 전압, 전계 효과 이동도등의 전기적 물성을 표면 처리된 열산화막 기반의 소자 물성과 비교 및 평가하였다.결론적으로, 하이브리드 유전체의 전기적 특성과 하이브리드 유전체를 활용한 소자의 전기적 물성이 수산화기의 농도에 의해 주요하게 영향받는 것을 확인하였으며 낮은 수산화기의 농도가 소자의 안정적인 구동을 위해서 필수적이라는 것을 확인하였다. 또한, 잉크젯 프린팅 또는 자가 패턴성 소재를 이용한 한단계 광학전사법을 이용하여 패턴된 하이브리드 유전체를 활용한 소자의 전기적 물성으로 미루어봤을 때, 하이브리드 유전체는 패턴화 공정을 간단화 할 수 있는 대체적인 게이트 유전체임을 확인할 수 있었다. Organic thin-film transistors (OTFTs) have received considerable attention of late because of their flexibility, light weight, low-cost, and easy processability. They are considered potential candidates for a wide variety of applications. However, relative to the impressive advances that have made towards the overall improvement of OTFTs, little work has been reported on the patterning of gate dielectrics, a critical factor in OTFTs fabrication. Photolithography, which involves photoresist patterning, gate dielectric etching, and photoresist removal, has been generally employed to pattern the gate dielectric. However, this process is rather complicated and relatively expensive. Ink-jet printing of solution-processable gate dielectric and photo-patternable gate dielectrics are considered a viable alternative material that can simplify complicated process procedures and thereby reduce the manufacturing costs of large-area organic electronic applications. In this thesis, it will be introduced an ink-jet printable gate dielectric and photo-patternable gate dielectric material for application to organic thin-film transistors.Using a thermally-crosslinkable organosiloxane-based organic-inorganic hybrid material, an ink-jet printable gate dielectric layer for organic thin-film transistors has been fabricated. It was confirmed that the leakage current is governed by the Poole-Frenkel emission mechanism in which the silanol groups act as trap sites and an organic thin film transistor utilizing the hybrid dielectric with lowest concentration of hydroxyl group shows the most stable electrical performance, which is similar to electrical performance of a transistor fabricated using surface-modified thermally-grown SiO2. Dielectrics with a thickness of 50 - 260 nm were also fabricated via spin-coating in order to evaluate their applicability as an ultra-thin gate dielectric, and hybrid dielectrics with a thickness of 260 nm and 160 nm, respectively, exhibited adequate leakage current behavior. The off-current, threshold voltage, and field-effect mobility of both transistors were analyzed to investigate the effects of capacitance and film thickness on the electrical performance of the transistors.For ink-jet printing of ink-jet printable hybrid dielectric, an ink was prepared with mixing main solvent and co-solvents. To reduce the coffee-ring morphology on deposited pattern, an effect of convection flow and Marangoni flow on deposited pattern was investigated and a coffee-ring pattern is controlled by adding co-solvent. The transistor based on printed hybrid dielectric was fabricated and electrical performance of transistor was analyzed in comparison with a transistor based on spin-coated hybrid dielectric.Using a UV-crosslinkable organosiloxane-based organic-inorganic hybrid material, photo-patternable gate dielectric layer for organic thin-film transistors have been fabricated. Incorporation of a UV-sensitive functional group allowed us to directly obtain a high-resolution patterned film using a conventional photo-lithography and ZrO2 nano-cluster is formed as a dispersed phase in an organosiloxane-based hybrid matrix, which can effectively increase the dielectric constant of hybrid dielectric. The chemical evolutions of hybrid dielectric under UV illumination and heat-treatment were analyzed to demonstrate how the chemical evolution influences a patterning process and electrical property of hybrid dielectric. To evaluate the applicability as a gate dielectric layer in organic thin-film transistors, coplanar-type transistors were fabricated and the measured electrical parameters such as off-current, threshold voltage, and field-effect carrier mobility were compared with those of transistor based on surface-modified thermally-grown SiO2.In summary, it was demonstrated that an electrical characteristic of hybrid dielectric and electrical performance of transistor fabricated using hybrid dielectric is dominantly influenced by an amount of silanol group, and the lowest silanol concentration is essential for stable operation of transistor. Based on an electrical performance of transistor with hybrid dielectric patterned by either ink-jet printing or one-step photo-lithography method using photo-patternable material, it can be concluded that organosiloxane-based organic-inorganic hybrid dielectric can be seriously considered as an alternative gate dielectric material to simplify a patterning process.

고유전율 게이트 유전체를 위한 하프늄계 산화막의 제조 및 특성 평가

최규정 忠南大學校 2003 국내박사

First, there is considerable interest in materials that can be used as replacement dielectrics for SiO_(2) in metal/oxide/semiconductor(MOS) devices with channel lengths below 100nm. The intent is to phase out conventional SiO_(2) and oxynitrides due to their excessive leakage current and reliability concerns. Alternative gate insulators with an electrical permittivity higher than SiO_(2) are currently being widely investigated for future generations of metal oxide semiconductor (MOS) transistors. Thus, high dielectric constant thin films offer the potential of increased capacitance in physically thicker films, thus providing a possible route to reducing direct tunneling. Due to their thermodynamic stability when in contact with silicon, ZrO_(2), HfO_(2), and silicate derivatives have attracted considerable attention. HfO_(2), in particular, has desirable properties such as a high density (9.68 g/㎤), high heat of formation(271 kcal/mol), and a relatively large band gap(5.86 eV). Hf also undergoes redox reactions with the native SiO_(2) layer to form HfO_(2). These properties make HfO_(2) one of the most promising candidates for use in alternative gate dielectric applications. Thus far, HfO_(2) thin films have been prepared by sputtering as well as thermal chemical vapor deposition(CVD). The thermal CVD method has been reported to be successful in producing usable HfO_(2) thin films at temperatures above 500℃ using Hf[OC(CH_(3))_3]_(4) and O_(2). A lower deposition temperature for processing the HfO_(2) thin films is necessary in order to avoid the formation of SiO_(2) at the HfO_(2)/Si interface. Compared with thermal CVD, the plasma-enhanced chemical vapor deposition (PECVD) technique has an advantage in that deposition at a low temperature is possible. However, an amorphous interfacial layer having a thickness of about 2 nm was formed at the HfO_(2)/Si interface because, at the initial stage of deposition, the Si substrate was exposed to an O_(2) ambient. Another route to decrease the thickness of SiO_(2) is to deposit HfO_(2) films in the absence of O_(2) after evacuating the chamber using an ultra-high vacuum(10^(-6) Torr) since the Hf[OC(CH_(3))_(3)]_(4) precursor itself contains the necessary oxygen to form HfO_(2). Such a method has the potential for controlling interfacial layer thickness during the deposition of HfO_(2) thin films. In this study, a hafnium oxide gate dielectric was deposited using PECVD in the absence of O_(2) after evacuation the chamber using an ultra-high vacuum(10^(-6) Torr). The physical and electrical properties of the Pt/HfO_(2)/Si capacitors were found to be improved as the result of controlling the interfacial layer thickness of the HfO_(2)/Si structures. The HfO_(2) thin films for use in gate dielectric applications were deposited at 300℃ onto p-type Si(100) substrates using Hf[OC(CH_(3))_(3)](4) as the precursor in the absence of oxygen by plasma-enhanced chemical vapor deposition. The HfO_(2) films deposited in the absence of O_(2) show excellent electrical properties such as low equivalent oxide thickness (EOT) and good thermal stability. The deposited films have an interfacial layer of approximately 10 Å in thickness, resulting in a decrease in the thickness of the interfacial layer by about 50% compared to films deposited in the presence of oxygen. The leakage current density of HfO_(2) films was approximately four orders of magnitude lower than an electrically comparable SiO_(2) at the same EOT. The improvement of electrical properties can be attributed to the decrease in the SiO_(2) interfacial layer. The thickness of the interfacial layer can be controlled by deposition in the absence of oxygen after evacuation of the reaction chamber by means of an ultra-high vacuum. Second, high-k gate dielectrics such as HfO_(2), ZrO_(2), and La_(2)O_(3) have been studied as alternative gate dielectrics for the 70 nm technology node and beyond to replace conventional SiO_(2) or oxynitrides because of the excessive leakage current and reliability concerns. Thus, high dielectric constant thin films offer the potential of increased capacitance in physically thicker films, thus providing a possible way to reduce direct tunneling. Due to their thermodynamic stability, when in contact with silicon, HfO_(2) and its silicates have attracted considerable attention recently. In addition, HfO_(2) is compatible with a polycrystalline silicon gate, poly-SiGe, and TaN gates without any barrier materials. For ultrathin regime of EOT < 1 nm, penetration of oxygen and impurities should be suppressed to maintain low EOT and reduce flatband voltage fluctuation. It is known that the crystallization of an oxide causes a significant increase in both leakage current and surface roughness. Grain boundaries in crystallized gate dielectric films may act as high oxygen or dopant diffusivity paths, making EOT scaling problematic and causing device failure with high leakage. Therefore, there have been several reports in incorporating N into binary metal oxide in order to increase crystallization temperature. In the field of high-k dielectrics, TaO_(x)N_(y) formed by Ta_(2)O_(5) deposition and subsequent NH_(3) anneal was reported. However, there have been very few reports for HfO_(x)N_(y) gate dielectrics. In this study, HfO_(x)N_(y) gate dielectric was prepared by plasma-enhanced chemical vapor deposition using hafnium t-butoxide (Hf[OC(CH_(3))_3]_(4)) and N_(2). A modified deposition process was performed to effectively alleviate the plasma damage in HfO_(2)(HfO_(x)N_(y))/Si interface. The structural and electrical properties of HfO_(x)N_(y) gate dielectric with TaN gate electrode were investigated for various post-deposition annealing (PDA) and post-metal annealing (PMA) temperatures and compared with HfO_(2). HfO_(x)N_(y) films using a hafnium tertiary-butoxide (Hf[OC (CH_(3))_(3)]_(4)) in plasma and N_(2) ambient were prepared to improve the thermal stability of hafnium-based gate dielectrics. A 10 % nitrogen incorporation into HfO_(2) films showed a smooth surface morphology and a crystallization temperature as high as 400℃ compared with Pure HfO_(2) films. The TaN/HfO_(x)N_(y)/Si capacitors showed stable capacitance-voltage characteristics even at PMA temperature of 1000℃ in N_(2) ambient and a constant value of 1.6 nm EOT irrespective of an increase of PDA and PMA temperature. Leakage current densities of HfO_(x)N_(y) capacitors annealed at PDA and PMA temperature of 800 and 900℃ respectively were approximately one order of magnitude lower than that of HfO_(2) capacitors. The improvement in electrical properties of HfO_(x)N_(y) can be explained by the better thermal stability due to nitrogen incorporation. Third, it has been demonstrated in previous works that both HfO_(2) and HfO_(x)N_(y) exhibit promising electrical properties such as thin EOT and low leakage current, as well as good thermal stability. For alternative gate dielectric application, not only is thin EOT required, but good mobility, interface, and process compatibility are highly desirable. Moreover, the interface property is most sensitive to transistor characteristics such as effective electron and hole mobility. Study on the MOSFET characteristics is strongly needed for these alternative gate dielectrics to make them viable candidates. In this study, the nMOSFET transistor properties of devices using HfO_(2) and HfO_(x)N_(y) as the gate dielectrics have been studied. The nMOSFET with HfO_(x)N_(y) (HfO_(2)) gate dielectrics was fabricated using a non-self aligned process and showed typical characteristics. The driving current, subthreshold slope and effective electron mobility for HfO_(2) is 1.27 mV, 82 mV/dec and 152 ㎠/Vsec and forming gas annealing improved the driving to 1.39 mV, 79 mV/dec and 178 ㎠/Vsec respectively. The driving current, subthreshold slope and effective electron mobility for HfO_(x)N_(y) is 0.82 mV, 94 mV/dec and 74 ㎠/Vsec and forming gas annealing improved the driving to 1.06 mV, 81 mV/dec and 154 ㎠/Vsec, respectively. After forming gas annealing, the subthreshold slope and effective electron mobility of HfO_(x)N_(y) are similar to that of HfO_(2). From these results, HfO_(x)N_(y) is a promising alternative for future MOS gate dielectric applications.

유기박막트랜지스터를 위한 고분자 절연체에 관한 연구

최연길 건국대학교 대학원 2009 국내석사

게이트 절연체는 유기박막트랜지스터 및 유기전자회로와 같은 소자에 핵심적인 역할을 하는 소재로서 이에 관한 연구가 활발히 진행되고 있다. 최근에는 구부릴 수 있는 유기전자소자에 관한 관심이 고조되고 있다. 이에 재료의 저온공정 기술과 함께 유기반도체의 성장에 직접적인 영향을 주는 게이트 절연체의 표면특성을 제어하는 기술에 관한 연구가 활발하게 진행되고 있다. 따라서 본 연구에서는 게이트 절연체의 저온공정과 더불어 표면특성을 제어하는 연구를 수행하였다. 게이트 절연체의 저온공정성 확보를 위해 끓는점이 낮은 유기용매 (n-propanol)를 사용하여 기계적, 열적, 전기적 특성에 큰 변화가 없는 저온공정 (70 ℃)의 유기절연체를 제조하였다. 이를 이용하여 플라스틱 기판인 PES (polyethersulfone)에 구부릴 수 있는 인버터를 제작하여 Gain 8.04, VM 21 V인 전기적 특성을 얻었다. 게이트 절연체의 표면특성 제어에 관한 연구에서는 소수성 특성의 유기반도체인 펜타센과의 상호작용을 향상 시키기 위하여 하이드록실기가 (OH) 없는 P4OPMS (poly-4-oxophenylmethylstyrene)를 합성하였다. 최종적으로 저온공정성과 표면특성제어가 확보된 게이트 절연체를 이용하여 유기박막트랜지스터 및 인버터를 제작한 결과 PVP 게이트 절연체를 사용한 것에 비하여 우수한 전기적 특성을 보였으며 대기 중에서 시간에 따른 디바이스의 수명도 많이 향상 된 것을 확인 할 수 있었다. Gate dielectric has an important key role in organic thinfilm transistors and electronic circuit. Many researcher have studied polymeric gate dielectric. It is still hot issue applying flexible plastic substrate and modifying gate dielectric surface that affect to growth mechanism of organic semiconductor. In this study, we performed for low temperature process of gate dielectric and modified gate dielectric surface. Low temperature processable polymeric gate dielectric has been sucessfully prepared by using organic solvent (n-propanol) which has low boiling pont temperature. we found no alteration for the thermal, mechanical and electrical characteristics of the gate dielectric. Based on our finding, we have fabricated a flexible organic complementary inverter on a PES (polyethersulfone) plastic substrate. The inverter showed the gain 8.04, VM 21 V. For second case modified gate dielectric surface, hydroxyl group-free poly-4-oxophenylmethylstyrene (P4OPMS) was synthesized and used as a gate dielectric in order to have strong interaction between organic semiconductor and gate dielectric. Finally we fabricated OTFTs and complementary inverter with PVP and P4OPMS gate dielectrics which showed better performance on P4OPMS than PVP. P4OPMS showed high device durability and stability with time in ambient condition.

Liquid Crystal Gate Dielectric Field Effect Transistor : 액정 게이트 절연체를 사용한 전계효과 트랜지스터에 대한 연구

김명언 경북대학교 대학원 2019 국내박사

전계효과 트랜지스터 (FET)는 전류의 흐름을 제어 할 수 있는 스위칭 소자로, 논리회로부터 디스플레이에 이르기까지 전자회로를 구성하는데 필수적인 요소로 자리 잡았다. 최근에는 유기전계효과 트랜지스터 (OFET)을 구성하는 유기 재료에 관한 연구가 대면적 전자 소자, 인쇄 전자 소자, 전자 종이, 전자 피부와 같은 다양한 응용 분야에서 보고되고 있다. 기존의 단단한 산화물 게이트 절연체를 대체하기 위해 다양한 유기 게이트 절연체가 보고되었다. 본 연구에서는 액정을 게이트 절연체로 사용하는 FET (LC-gated FET)를 제안한다. 액정 (LC)는 유전 상수가 상당히 높고 유연 전자소자로 응용에 큰 잠재력을 가졌음에도 불구하고 게이트 절연체에 대한 액정의 적용에 관한 보고는 거의 없다. 본 연구에서는 네마틱상의 5CB 액정을 게이트 절연체로 사용했으며, 액체 상태의 게이트 절연체를 적용하기 위해 side gate 구조의 FET 소자를 구성하였다. i) 5CB 액정의 게이트 정전용량, 전기 전도도 및 상전이 온도를 분석하였다. 게이트 정전용량은 금속-절연체-금속 (MIM)구조를 사용하여 측정되었다. 전극간의 거리가 10 μm 인 샘플의 정전용량은 ~ 140 μF/cm2 이었고, 전극간 거리 100 μm 인 샘플은 ~ 15 μF/cm2 였다. 이 값은 FET의 Cd 값 계산에 사용되었다. 액정이 없는 유리 기판을 통한 0.5V의 누설 전류는 ITO 전극 사이에서 ~ 10^-13 A 이고 Au 전극 사이에서 ~ 10^-14 A 였다. 전극 간 5CB 액정 도포 시 ID는 ~ 10^-11 A 로 증가하여 나노 암페어 (nA) 미만의 매우 낮은 게이트 누설 전류를 가짐을 알 수 있다. 네마틱⇄등방성 상전이는 5CB 액정에서 ~ 33.5 ℃ 에서 발생한다. 고체⇄네마틱 상전이에서는 온도 이력이 관찰되었다: 고체⇄네마틱 상전이 온도는 가열 시 21.2 ℃에서 냉각 시 -6.5 ℃로 낮아졌다. 이것은 고체⇄네마틱 상전이 온도가 가열 또는 냉각 방향에 따라 ~ 28 ℃ 차이가 있음을 나타낸다. ii) 소자 구조에서 보호층의 필요성을 알아보았다. 보호층이 없을 때 온/오프 전류 비율인 ~ 10^3 에 비해 PR 보호층을 사용했을 때 10^7 이상으로 현저하게 개선되었다. FET의 온/오프 스위칭 특성을 향상시키기 위해, 액정이 소스/드레인 및 게이트/활성층과 직접 접촉하도록 보호층을 형성 할 필요가 있다. iii) LC gated-FET 동작 시 transfer 특성과 output 특성을 분석하였다. Ion/off 비는 VD = 0.5 V일 때, ~ 10^7 이고, 전기적 특성으로는 임계전압 Vth = 0.74 V, SS = 0.14 V/decade, μsat = 15.75 cm2/V·s 로 각각 계산되었다. iv) LC-gated FET의 히스테리시스를 조사했다. 스윕 모드에서의 ID-VG 히스테리시스는 액정 분자 구조, 온도, 스윕 속도 및 게이트 길이에 따라 분석되었다. nCB (n = 5, 6, 7, 8) 액정에서는 n이 커질수록 히스테리시스 크기가 증가했다. 액정 분자의 길이가 길어지고 C-H 그룹의 수 n이 증가할수록 분자량이 증가한다. 액정 분자가 길어지면 회전이 더 어려워져 전기장을 따라 더 긴 정렬 시간이 생긴다. ΔVth는 작동 온도가 증가함에 따라 증가한다. 온도가 낮을수록 결정성이 높고 유동성이 낮아 액정 분자가 전기장에 반응하는 것이 어렵다. 한편, 온도가 높을수록 액정 구조가 등방성 상에 가까워지고 유동성이 높아진다. 유기 게이트 절연체의 경우 히스테리시스의 크기는 측정 스윕 속도에 크게 영향을 받을 수 있으며 LC-gated FET에서는 스윕 속도가 느려짐에에 따라 그 크기가 감소한다. 점성, 정렬 속도 및 극성 그룹 이동 속도의 차이가 여러 가지 반응에 영향을 미치는 것으로 생각된다. 게이트 길이가 길어질수록 히스테리시스 크기가 증가하고 SS 값이 증가한다. 히스테리시스 크기의 증가는 게이트 거리의 증가로 인한 Cd 값의 감소와 관련된 것으로 예상된다. 또한 게이트 길이가 ~ cm인 LC-gated FET 인 경우에도 상당히 양호한 온/오프 스위칭 응답을 나타낸다. 보통의 FET의 게이트 유전체의 두께(게이트 거리)는 ~ nm 수준임이 주목할 만하다. 그리고 ID-VD 의 히스테리시스가 조사되었다. VD 스윕이 정방향 모드 (VD 증가) 일 때, 혹 형태의 그래프가 나타나고 그 다음에 수평이 된다. IG에서도 비슷한 현상이 관찰되었다. ID가 나타나는 순간 움푹 패인 형태가 나타나고 회복됩니다. IG 값의 변화는 스위핑에 의한 VD 에서의 액정 흐름의 변화에 ​​기인한 것으로 Cd의 변경으로 인해 ID 값 변화 때문으로 예상된다. v) 소자가 게이트전압 스트레스에 의해 그 특성이 변하는지 관찰하였다. positive bias stress (PBS)에서는 스트레스 시간 증가에 따라 역방향 스윕 동안 Vth 가 약간 감소하는 변화를 제외하고는 유의 한 변화가 관찰되지 않았다. negative bias stress (NBS)에서는 스트레스 시간이 길어질수록 ID가 저하되어 온/오프 전류 비율이 감소했으며 이는 nCB의 CN- 라디칼이 NBS 동안 IGZO 활성층과 액정 계면에 흡착되어 전하 트랩 및 장벽 효과를 통해 액정의 정전용량에 영향을 미쳤을 것으로 예상된다. vi) 액정 게이트 유전체는 FET 소자에 대한 새로운 응용 가능성 보여주었다. 5CB 액정은 냉각 시 약 -6.5 ℃에서 네마틱상에서 고체상으로 변한다. 이는 VG 에 의한 액정 배향의 분자 동결에 의해 동작 상태를 유지할 수 있는 메모리 효과가 존재함을 의미한다. 5CB 액정은 25 ℃ 에서 VG = -5 V (소자 off 상태)를 유지하면서 -30 ℃로 낮춤으로써 응고시켰다. 이러한 off-freeze 상태에서 VG가 -5 V에서 5 V로 스윕하더라도 FET는 off 상태가 유지되었다. 반대로, 25 ℃, VG = 5 V (소자 on 상태)에서 -30 ℃로 냉각 시켰을 때 5CB 액정 게이트 절연체가 응고되어 -5C와 5V 사이의 VG 스윙에 관계없이 소자는 on 상태를 유지하는 on-freeze 상태가 되었다. vii) 시냅스 특성인 excitatory post-synaptic currnet (EPSC)와 paired pulse facilitate (PPF) 특성이 조사되었다. 전-시냅스신호의 스파이크 진폭, 스파이크 지속 시간 (td) 및 스파이크 간격 (Δt)을 달리하여 조사되었다. 스파이크 진폭이 증가하면 EPSC 는 선형 증가하고 스파이크 지속 시간이 증가하면 EPSC는 로그 증가된다. PPF 지수는 스파이크 진폭 = 1 V, 스파이크 지속 시간 td = 90 ms 및 스파이크 간격 Δt = 45 ms에서 ~ 240 %였다. 그리고 Δt가 증가하면 기하급수적 감소했다. 또한 0.4 Hz에서 20 Hz로 주파수를 달리하여 10 개의 전-시냅스 스파이크 신호가 주어질 때, 10번째와 1번째 EPSC의 비 (A10/A1)는 주파수가 증가함에 따라 선형적으로 증가한다. LC-gate FET의 인공 시냅스 작동 메커니즘은 액정의 재배향에 의한 것이다. nCB (n-cyanobiphenyl) 액정의 온도와 n의 수에 따라 구동 특성이 다를 것으로 예상된다. 첫 번째 EPSC (A1)는 온도가 증가함에 따라 기하급수적으로 증가하고 Δt의 증가로 인한 PPF 지수의 감소는 고온에서 더 크게 나타난다. 인공 시냅스의 25 ℃에서 5CB와 6CB를 사용하였을 때 EPSC를 비교하면 전계에 의한 유동점도가 더 높은 6CB 에서EPSC 값은 5CB에서 보다 작아지고 PPF 지수 값은 5CB보다 큰 350 % 이상이 나타났다. LC gated-인공 시냅스의 안정성을 조사 하였다. 이중 스파이크 신호는 스파이크 진폭 = 1 V, td = 90 ms 및 Δt = 90 ms에서 20000 회 이상 (약 12.5 시간 동안) 적용하였다. PPF 지수는 ~ 190 %의 첫 번째 값에서 감소했으며 약 3000 번 후에는 ~ 180 %의 값이 유지되었다. A field effect transistor (FET) is a switching element that can control the current flow of a semiconductor using an electric field. Recently, various researches on organic materials for organic field effect transistors (OFET) have been reported and used for applications such as large area electronic devices, printed electronic devices, electronic paper, and electronic skin. Various organic gate insulators have been reported to replace conventional solid oxide gate insulators. In this study, we propose a FET using liquid crystal as gate insulator (LC-gated FET). Liquid crystals (LCs) are known to have considerably high dielectric constant and possess huge potential for soft electronics. Nonetheless, there has been few report on the application of LCs to gate dielectric. In this study, a LC-gated FET with a side gate structure was fabricated and the FET characteristics have been investigated. i) The gate capacitance, electrical conductivity and phase transition temperature of 5CB liquid crystal were investigated. The gate capacitance was measured using metal-insulator-metal (MIM) structure. The capacitances of 10 μm gap sample and 100 μm gap sample were ~140 μF/cm2 and ~15 μF/cm2, respectively, which were used to estimate Cd values of the FETs. The leakage currents at 0.5 V through the glass substrate without the LC were ~ 10^-13 A between ITO electrodes and ~ 10^-14 A between Au electrodes, respectively. With 5CB LC drop between the electrodes, ID increased to ~ 10^-11 A which was still low enough gate leakage current below nano ampere (nA). The nematic ⇄ isotropic phase change occurs at ~ 33.5 ℃ in 5CB LC. On the contrary, a hysteresis was observed between solid-nematic phase change: the solid to nematic phase change is lowered from 21.2 ℃ in heating to -6.5 ℃ in the reverse change in cooling. This means that the solid-nematic phase transition temperature differ by ~ 28 ℃ depending on the thermal cycling step. ii) The on-off current ratio of > 10^7 with PR passivation showed great improvment compared with ~ 10^3 without passivation. It is necessary to form the passivation layer so that the liquid crystal comes into direct contact not with the source/drain but with the gate/active layer in order to improve on/off switching characteristics in the FET. iii) The transfer and output characteristics of the LC gated-FET were analyzed. The Ion/off ratio was ~ 10^7 at VD = 0.5 V. The electrical characteristic values of the LC gated-FET have been calculated as following: the threshold voltage (Vth) of 0.74 V, subthreshold slope (SS) of 0.14 V/decade and saturation mobility (μsat) of 15.75 cm2/V·s, respectively. iv) The I-V hysteresis of LC gate FET was investigated. ID-VG hysteresis in sweep mode was analyzed in relation to the molecular structure of LC, temperature, sweep rate and gate length. In nCB (n = 5, 6, 7, 8) liquid crystals, the hysteresis scale increases as number n increases. Larger n means longer and heavier molecule in nCB liquid crystal. Longer liquid crystal molecule would result in less rotation and thus longer aligning time along with the electric field. The ΔVth increases as the increase of operating temperature. The lower the temperature, the higher the crystallinity and the lower the fluidity, thus the more difficult for the molecules of LC to respond to electric field. On the other hand, the higher the temperature, the closer for the LC structure to the isotropic phase and the higher the fluidity becomes. In the case of organic gate dielectrics, the extent of the hysteresis strongly depends on the sweep rate, and in LC-gated FETs, the scale of hysteresis decreases with the decreasing sweep rate. It is thought that the viscosity, align speed, and polar group migration speed of the LC gate dielectric are quite different from those of organic gate dielectrics. As the gate length increases, the hysteresis scale enlarges and the SS value increases. The increase in hysteresis scale seems to be related to the increase of the traveling distance for the molecules of liquid crystal and/or the presumable decrease in Cd value due to the thickness increase. The change in Cd would also cause the change in SS value. It is noteworthy that the long gate LC-gated FET shows a fairly good on/off switching response even with ~ cm length, while the gate length, i.e. the thickness of gate dielectric of common FETs is between ~ tens nm and ~ μm. And the hysteresis in ID-VD characteristics were investigated. When VD sweep is in forward mode (i.e. increasing VD), a hump appears and then levels off. Similar phenomenon is observed in IG: a dinge appears and recovers to a saturation value in forward sweep mode, which is in correspondence with the hump of ID. The change in the current value of the IG is probably due to the change of Cd by the liquid crystal flow in VD sweeping. The change in Cd would also bring about ID value changing. v) The transfer characteristics of nCB LC-FET under positive gate bias stress (PBS) and negative gate bias stress (NBS) were investigated. In PBS, no significant change was observed except for a slight negative shift of Vth during the reverse sweep with increasing stress time. In the NBS, as the NBS time increased, the on-current decreased so that the on/off current ratio decreased. It is expected that the CN- radical of nCB is adsorbed on the interface with IGZO active layer during NBS, which might have an effect on the LC dielectric capacitance via charge trap and the potential barrier effect. vi) Liquid crystal gate dielectrics suggest possibility of new applications for FET devices. The 5CB LC changes from nematic to solid phase at around -6.5 ℃ in cooling. Since it is a gate structure that operates as a part of the FET, there exists a memory effect that can maintain the operating state via a molecular ‘freeze’ of the liquid crystal alignment by VG. 5CB LC solidified by lowering the temperature from 25 ℃ to -30 ℃ while maintaining VG = -5 V. In this device off-freezing state, even if the VG swept from -5 V to 5 V, the FET device remained off. On the contrary, when the device kept at 25 ℃ with VG = 5 V (device on) was cooled down to -30 ℃, 5CB LC gate solidified and the device became on-freeze irrespective of VG swing between -5V and 5V. vii) The characteristics of synaptic properties, excitatory post- synaptic currnet (EPSC) and paired pulse facilitation (PPF) were investigated as function of spike amplitude, spike duration time (td) and inter-spike interval (Δt) of the pre-synaptic spike signal. As the spike amplitude increases, the EPSC amplitude increases linearly, and as the spike duration time increased, EPSC gradually increased and leveled off. The PPF index was ~240 % at spike amplitude = 1V, spike duration time td = 90ms and inter spike interval Δt = 45 ms. And it gradually decreased and leveled off when Δt increased. The EPSC amplitude ratio of the 10th and the first spike (A10 / A1) was examined when 10 spike signals were given with frequency range of 0.4 Hz and 20 Hz. As the frequency increases, the A10 / A1 ratio is linearly increased. The response of LC gated artificial synapse is owing to the reorientation of liquid crystals. It is expected that nCB (n-cyanobiphenyl) LC gate has different driving characteristics depending on the temperature and number n of nCB. The first EPSC (A1) increases exponentially with increasing temperature and the decrease in the PPF index due to the increase in Δt is greater at higher temperatures. According to comparison of the EPSC of artificial synapse between 5CB and 6CB at 25 ℃, the EPSC value is smaller and the PPF index value more than 350% in 6CB, is larger than 5CB. The stability of LC gated-artificial synapse was investigated. The double spike signal was applied for more than 20000 times (for about 12.5 hours) under spike amplitude = 1 V, td = 90 ms and Δt = 90 ms. The PPF index decreased from the first value of ~ 190 % and after about 3000 times it maintained a value of ~ 180 %.

Characterization of atomic layer deposited HfO2 and TiO2 high-k dielectrics on Si and Ge substrates

이상영 서울대학교 대학원 2014 국내박사

The scaling of the CMOSFETs in silicon era which is using silicon dioxide has been already finished. Next generation CMOSFETs using HfO2 high-k gate dielectric have been particularly in the mass production as high-k gate dielectric. Atomic layer deposition has many advantages in the formation of gate dielectric thin films for extremely scaled planar or three-dimensional structured devices due to self-limiting growth behavior, which confirms a low leakage current, high dielectric constant, and atomic-level precise thickness control. However, more studies are required to solve the issues such as charge trapping, insufficient reliability, and the abnormally high threshold voltage (Vth) due to Fermi level pinning, and fabricate Hf-based dielectric films with even higher-k values (k > 30) for further scaled MISFETs (EOT < ~0.5 nm). In addition, there is a greater challenge to apply ALD-processed HfO2 to high-mobility channel materials such as III-V or II-V compound semiconductors for the n-type and Ge for the p-type MISFET. These challenges are known to be caused by the unstable interfaces between the HfO2 film and the high-mobility substrates, the status of which is largely influenced by the detailed ALD conditions. Several other high-k dielectrics have been adopted for the high-mobility substrates, but HfO2 is most favorable, can be extended to these substrates considering its mature process equipment, conditions, and contamination-control protocols in mass-production lines. To control the abnormally high Vth value of Hf-based gate dielectrics, capping a rare earth metal oxide layer or Al2O3 on Hf based dielectrics have received great attention. The capping layer needs to be thin and uniform to achieve the desired Vth control effect over a wide wafer and not to increase the CET values. Therefore, one of the most promising approaches to modulate the Vth is to adopt ALD capping layers, which is being tipped off as a solution due to its superior thickness controllability and uniformity, along with no plasma damage. The effects of the relative position and thickness of ALD grown Al2O3, SrO, and La2O3 capping layers with HfO2 gate dielectrics on flat band voltage (VFB) modulation of metal-insulator-semiconductor (MIS) capacitor is reported in this study. Atomic layer deposited Al2O3, SrO, and La2O3 capping layers with HfO2 gate dielectrics were examined. Al2O3 capping layers cause a VFB shift into the positive voltage direction, while SrO and La2O3 capping layers cause a shift into the negative voltage direction. The bottom capping layer, which positions between the Si substrate and the HfO2 dielectric was more effective in modulating the VFB compared to the top capping layer. The insulating properties of the gate dielectric stacks with different capping layers were also examined. X-ray photoelectron spectroscopy analysis verified that top capping layers did not generally diffuse to the interface between the Si substrate and the HfO2 dielectrics, which supports the result that bottom capping layers are more effective in modulating the VFB. Variations in the growth behavior, physical and electrical properties, and microstructure of the atomic layer deposited HfO2 gate dielectrics were examined with two types of oxygen sources: O3 and H2O for the given Hf-precursor of Hf[N(CH3)(C2H5)]4. The ALD temperature windows for the O3 and H2O were 160-320oC and 160-280oC, respectively, with the growth rate of HfO2 using O3 being higher than that of the films using H2O within the ALD window. While the film density of HfO2 using O3 decreased, that of HfO2 using H2O increased with the decreasing ALD temperature. As the deposition temperature decreased, the amount of impurity in the HfO2 film with the O3 oxygen source increased due to the insufficient reaction, which led to the crystallization of the HfO2 film into the tetragonal structure after the post-deposition annealing at 600oC. The films with a lower density and a higher carbon-impurity concentration retained the portion of the tetragonal phase (~30%) to the highest annealing temperature of 1000oC. However, the HfO2 films grown at 200oC with H2O showed the best electrical performance, which could be ascribed to the highest density, low impurity concentration, and negligible involvement of the interfacial low dielectric layer. HfO2 films using O3 and H2O oxygen source at different deposition temperature applied to high-mobility substrates Ge. H2O oxygen source could reduce the formation of sub-oxide at interface between HfO2 and substrate. However, H2O has weaker oxization power than O3, impurities such as carbon is residued in deposited film which can act as defects. SiO2, Al2O3 passivation layer improved the leakage current and passivation of reaction or intermixing at interface between HfO2 and substrate. There was a limit to improve using HfO2 high-k dielectric on high mobility substrate, it is essential to insert the passivation layer at interface which has low k value. Therefore TiO2 of higher k value was adopted which have even small band gap with low barrier with Si and Ge substrates. SiO2 and SiON passivation layer were effectively reduced the hysteresis voltage, frequency dispersion, and interface trap density. For more scaling the CET, the thickness of SiO2 passivation layer was decreased from 2 to 0.5nm with TiO2 high-k oxide. Dit values were maintained in order of 1011 level until 1nm of SiO2 thickness; it is degraded in the condition of 0.5nm of SiO2 thickness. At least 1nm of SiO2 thickness is required for passivation the surface of Ge substrate. The EOT was scaled up to 1.4nm, Dit value was decreased as 1.3x1011cm-2eV-1.