산화구시스템에의 내장형침전지 적용 및 해석

김성원 건국대학교 대학원 2000 국내석사

The application of an intrachannel clarifier to oxidation ditch system is a cost effective way to achieve clarification, but intrachannel clarifier designs have been patented and lacked of design criteria. Through this study, assumed return activated sludge(RAS) flow was obtained by tracer and RAS concentration, RAS flow variation was affected by below velocity, RAS hole area and RAS hole number. Total suspended solid from the intrachannel clarifier, usually in the range of 5∼45mg/L when HRT range of 0.7∼2.5 hour and distribution of sludge is various by horizontal flow and upflow. Design factors of intrachannel clarifier were established through application of laboratory and pilot scale intrachannel clarifier. Ditch and intrachannel clarifier volume ratio(V_c/V_t) is index of reaction and clarification, and considered as a design factor of loading variation.

내장형 시스템을 위한 메모리 시스템 관리

가진호 아주대학교 2002 국내석사

정보가전기기, PDA, 스마트폰등으로 대표되는 우리 생활에서 내장형 시스템들은점차 사용과 중요성이 증가하고 있다. 이러한 내장형 시스템의 메모리 성능 향상을 위해 본 논문에서는 첫째, 내장형 시스템에서 사용되는 연성 실시간 운영체제에 적합한 실시간 메모리 교체 알고리즘을 제안하고 이를 실시간 리눅스에서 구현하여 성능을 분석하고, 둘째, 내트워크에 접속된 내장형 시스템을 모니터링하고 소프트웨어 재활과 업데이트를 통해 효율적인 관리가 가능한 프레임워크를 제안하고 이를 시험 구현하였다. 내장형 시스템들은 시간적 제약성을 갖는 실시간 프로세스와 일반 프로세스가 공존하며 이러한 환경에서 실시간 프로세스에게 보다 높은 우선권을 주어야 한다. 제안하는 실시간 메모리 교체 알고리즘은 높은 우선권을 갖는 실시간 프로세스에게 보다 많은 페이지 메모리 공간을 할당하여 메모리 교체 회수를 줄여 실시간 만족성을 높이는 기법이다. 시뮬레이션과 수정된 실시간 리눅스에서의 성능 비교 결과를 통해 실시간 프로세스의 실시간 만족성을 높일 수 있음을 알 수 있었다. 또한 본 논문에서는 기존의 컴퓨터 시스템에서 적용되어진 다양한 방식의 시스템 관리 기법을 내장형 시스템에 적용시킬 수 있는 내장형 시스템 관리 프레임워크를 제안 하였다. 내장형 시스템 관리 프레임워크는 네트워크로 연결된 내장형 시스템들의 자원 상태를 주기적으로 감시하여 시스템 상태에 문제가 생기면 미리 설정된 계획에 따라 소프트웨어 재활이 이루어지며, 내장형 시스템을 위한 새로운 버전의 소프트웨어가 개발되면 자동 업데이트가 수행되어진다. 이러한 관리 프레임워크를 시험적으로 구현하여 운용하였고 관리 프레임워크의 적용을 통해 내장형 시스템 메모리 성능 향상을 포함한 효율적인 관리가 가능하다. Many users make use of embedded systems such as smart home appliances, web-pad, TV set-top box, cellular-phone and PDA. To increase the memory performance of embedded systems, this paper proposes and simulates the real-time memory replacement algorithm on the soft real-time operating system. And it proposes the embedded system management framework for convenient and effective management of embedded systems. Embedded systems in nowadays should take over real-time processes as well as non real-time processes. The real-time process needs to be executed on time thus they generally have higher priority for the CPU use. The real-time memory replacement algorithm is able to provide more performance improvement of real-time process on soft-real time and non real-time operating system by assigning memory priority to real-time process. The simulation result shows that the execution time of real-time processes with higher memory priority reduces as a result of higher physical memory share. Then this paper proposes the framework for the Internet-connected embedded system management that automatically monitors and controls the embedded-systems so that we can maintain and enhance the computing resource effectively. The embedded management framework integrates the system monitoring, the software rejuvenation, and the software update. The results of this research will provide efficiencies and value-added for embedded systems such as Internet-connected information devices and smart appliances by improvement of memory performance.

내장형 시스템을 위한 리눅스 이식과 디바이스 드라이버 구션

이동현 인천대학교 2001 국내석사

시뮬레이션 해석 및 실측을 통한 산화구시스템의 내장형침전지 영향인자 해석

장성언 건국대학교 2002 국내석사

The sedimentation process is the oldest water treatment method using gravity separation of solids. Secondary clarifiers usually located adjacent to the oxidation ditch have some demerits associated with economics. Intrachannel clarifiers represent a relatively new alternative to conventional secondary clarifiers for oxidation ditch systems. This eliminates the need for an external secondary clarifier, its associated equipment and a sludge return system. Using intrachannel clarifiers, could also reduce the capital and operational costs over a conventional oxidation ditch processes. In this research, therefore, it was performed that used lab-scale and pilot-scale system for theoretical phenomenon searching examination by observation the basic principles design-operating factor of full-scale intrachannel clarifier system and application for oxidation ditch system. Result that reciprocity cooperation executes verification by experiments and analysis using FLUENT, one of the computational fluid simulation programs about hydraulic flow pattern of intrachannel clarifier was agreed well. Therefore, this could derived reasonable analysis of affecting factor of intrachannel clarifier to oxidation ditch system. Control of interior return activated sludge in intrachannel clarifier to oxidation ditch system is important factor that can define actural HRT. Through this study, assumed return activated sludge(RAS) flow was obtained by tracer and RAS concentration, RAS flow variation was affected by below velocity, RAS hole area and RAS hole number. Horizontal flow and upflow type intrachannel clarifier in oxidation ditch system is no difference in processing efficiency side. But, horizontal flow type has allowed for improvements to the oxidational ditch system was cost ineffective in skill, maintenance, construction. While upflow flow type of intrachannel clarifier was judged by its type of most suitable when apply in full-scale system. As well as design and operating are easy, it can expect stability settling and outward flow quality of water.

구조적인 특성 분석을 통한 적응형 내장형 안테나에 관한 연구

강기조 광운대학교 2005 국내박사

The adaptive built-in antenna based on analyses of structural effect for an internal antenna is presented in this dissertation. The performance of an electrically small antenna is analyzed according to variation of antenna size in order to reserve space for an internal antenna when design of the mobile phone is considered. Measurements of the free-space radiation characteristics of small antennas typically suffer from the influence of the attached radio frequency (RF) feed cables. The alternative method based on experiments to decrease the cable-related effects is analyzed and proposed. The body of a mobile handset and the radiating element are assumed to be equivalent to the wire antenna in order to figure out that the same radiation pattern is maintained regardless of antenna structures and types at 800 MHz, and the omni-directional pattern is not subject to be obtained at 1800 MHz. The antenna-design concept has been advanced to include the ground plate and the case in antenna system, as a part of the radiator. The performance changes for the three types of antennas are analyzed by varying the size of the ground plane. The human body effect to an antenna performance has been studied by the previous three types of antennas. The SAR(Specific Absorption Rate) has been also investigated by previous three antennas. Finally based on previous analysis and studies, implementation of adaptive antenna is proposed for future antenna structures. Since the frequency and impedance of the adaptive antenna is changed according to variation of environment. The adaptive antenna consists of two antennas which have different losses in the near-field to reduce the SAR, and which can be used in the diversity antenna. The measured frequency can be tuned about 200 MHz, and the impedance is also adapted to environment and frequency. The isolation between two antennas is measured as under 10 dB. 본 논문에서는 내장형 안테나의 구조에 따른 안테나 특성 고찰을 통하여, 안테나 주변의 환경과 단말기의 구조 변화에 의한 안테나 특성변화에 대응할 수 있는 적응형 단말기용 내장형 안테나에 대하여 연구와 발전 방향을 제시하였다. 단말기 개발 시에 원하는 안테나 성능을 얻기 위하여 단말기 전체 공간 중 안테나를 위한 공간을 최소 어느 정도 할당해야 되는지를 알아보기 위해서 전기적인 소형 안테나를 근거로 안테나의 크기와 안테나의 성능 관계를 분석하였다. 또한 전기적으로 소형 안테나의 특성을 측정하는데 있어서, 측정 오차를 일으키는 원인 및 측정 환경을 분석하고 실험을 통해 보다 정확한 측정 방법을 제시하였다. 800 MHz 대역에서 단말기 내장형 안테나의 방사 패턴이 안테나의 구조나 형태에 관계없이 일정한 방사패턴을 유지하는 원인과 1800 MHz 대역에서 전방향성 방사 패턴이 형성 되지 않는 원인을 분석하기 위해서 단말기의 몸체와 방사 소자를 도선 안테나로 등가화하고, 비 중앙 급전 다이폴 안테나를 이용하여 분석, 원인과 결과를 제시하였다. 단말기의 몸체를 안테나로 사용하는 정도를 분석하기 위해서 단말기의 몸체 결합 정도가 다른 3종류의 안테나를 이용하여 그라운드 크기에 따른 안테나의 성능을 비교하였다. 앞의 3종류의 안테나를 이용하여 안테나의 인체의 영향에 의한 성능변화 정도를 연구하였다. 또한 SAR을 줄이기 위해서 3종류의 안테나와 단말기 몸체의 길이에 대한 SAR을 조사하였다. 결과적으로 SAR를 줄이기 위한 근거리장에서 전자계의 형성 방법을 제시하였다. 마지막으로 이러한 연구를 근거로 사용 환경에 따라 변하는 안테나의 동작주파수와 매칭회로, SAR를 줄이기 위한 근거리장 손실이 다른 2개 안테나와 고속의 데이터 통신을 위한 다이버시티 안테나를 제안하였다. 이러한 적응형 안테나를 제작 및 측정하였다. 주파수는 200 MHz가 변화 되었으며, 임피던스는 사용 환경 및 주파수 변화에 대응하여 조절 되었다. 두 개의 안테나 간 격리도는 10 dB이하로 측정되었다.

Modified phased isolation intrachannel clarifier ditch system for enhanced nutrient removal and process optimization : 하수의 탈질·탈인을 위한 유로변경 간헐폭기식 침전지내장형 산화구시스템 및 공정최적화

홍기호 Graduate School of Konkuk Univ. 2003 국내박사

국내 중소규모 고도 하수처리시설에 보다 적합하고 경제적인 시스템의 하나로서, 기존 고도처리 산화구공정을 수정, 단순화한 유로변경 간헐폭기식 침전지내장형 산화구시스템 (Phased isolation intrachannel clarifier ditch system)을 개발하였다. 실험실규모 반응조 및 현장설치 파일럿의 3년간에 걸친 운영들 통하여, 유기물 및 질소·인 제거에 미치는 시스템 주요설계 및 운전인자들의 영향과 내부반응 거동분석 등을 통해 개발대상공법의 고유시스템 설계 및 운전기술을 파악한 결과 다음과 같은 결론을 얻었다. 생물학적 영양염류제거공법 대안의 하나로서 고안된 「유로변경 간헐폭기식 침전지 내장형 산화구시스템」 의 장기간에 걸친 실험실 및 현장 파일럿 연구를 통하여 별도의 전단 혐기조, 외부 최종침전지, 인위적인 질산화수내부순환 및 슬러지반송 등이 없이도 하수의 고효율 유기물 및 질소 인 동시제거가 가능한 시스템 고유의 특성과 장점을 입증할 수 있었다. 건설비가 저렴하고 유지관리가 용이한 산화구를 기반으로 혐기·무산소·호기조건의 상분리를 위해 시간적 분할방법 (temporal phase separation)인 간헐폭기 및 공간적 분할방법 (spatial phase separation)인 유로변경 방법을 도입한 결과, 질산화·탈질·인방출 및 섭취를 위한 상분리가 완벽하게 구현되었다. 특히, 유로변경방법을 통해 탈질 및 인방출시 연속적인 하수공급에 의한 내부탄소원의 최대이용이 가능하였으며, 두 반응간의 기질경쟁이 완벽히 배제된 상태에서 탈질과 전자수용체에 저해도 없는 원활한 인방출이 가능하였다. 이러한 장점은 항상 별도의 전단 혐기단계를 두어야 하는 기존 BNR공법들에서의 내부탄소원 부족 및 전자수용체 저해 문제를 극복할 수 있었으며, 유입하수의 유기물 농도가 질소·인 농도에 비해 상대적으로 낮아 생물학적 영양염류제거에 어려움이 많은 우리나라 실정에서는 매우 바람직한 것이었다. 본 시스템의 이러한 장점에 힘입어, 최고 97.6%의 높은 총인제거가 가능하였고, 유입 BOD/TKN비가 2.3으로 낮은 조건하에서도 처리수 총질소농도 10mg/L 수준 이하의 만족할만한 질소제거가 안정적으로 가능하였다. 실험실규모 연구에서는 파일럿운전에서는 조절하기가 어려운 각종 운전조건들을 다양하게 조절하여 시스템 HRT 및 SRT, 그리고 사이클주기 등의 시스템 주요인차별 영향에 대해 알아보았으며, 운전결과를 종합하여 보면 사이클주기 4~8시간, 시스템 HRT 6~12시간, 시스템 SRT 9~31일의 범위에서 BOD와 총질소 및 총인 제거효율이 각각 98~97%, 70~84% 및 65~90% 범위의 처리수준을 나타내었다. 또한 실험실규모 연구결과를 바탕으로 보다 현장특성을 최대한 반영할 수 있는 파일럿 연구를 실시하였으며, 파일럿 운전결과를 종합하여 보면, 사이클주기 4시간, 시스템 HRT 10~21시간, 시스템 SRT 16~34일, 반응조수온 10℃ 이상에서 BOD와 총질소 및 총인 제거효율이 각각 90~99%, 64~93% 및 65~98% 범위의 전반적으로 양호한 처리수준들 유지할 수 있었다. 동절기 현장 파일럿연구를 통해 수온 5~10℃에서도 유기물 및 총인 제거는 큰 영향을 받지 않음을 알 수 있었으며, 단지 질소제거시의 저수온의 악영향은 시스템 HRT와 SRT의 동시증가에 의하여 상쇄 가능하였다. 또한 내부상분리 거동을 관찰한 결과 본 시스템은 한 사이클 내에서 형기·무산소·호기단계의 간단한 시간적 분할방법에 의하여, 질산화 및 탈질, 인의 방출 및 섭취 각 반응의 극대화가 가능하여, 기존 유사공법들과도 달리 별도의 전단 형기조가 생략 가능함을 알 수 있었다. 장기간의 실험실 및 파일럿 연구결과와 BNR시스템에 복합적으로 영향을 미치는 다양한 환경 및 운전인자에 대해 민감도 분석을 실시하여 비교한 결과, 본 시스템의 처리수준은 C/N비나 C/P비 등 유입하수의 성상이나 시스템 HRT보다는 시설설치후에 조작 가능한 운전인자인 시스템 SRT에 주로 영향을 받았고, 이 점은 시스템 제어성 측면에서 매우 유리하였다. 질소 및 인 제거의 극대화를 위한 각 시스템 SRT의 최적운전조건은 서로 상충하여, 질소제거 극대화해 중점을 둘 경우에는 최대시스템 SRT, 인제거 극대화에 중점을 둘 경우에는 최소시스템 SRT가 설정되어야 함을 밝힐 수 있었다. 본 연구조건하에서의 질소, 인제거 최적 시스템 SRT 및 HRT의 범위는 각각 20~25일, 10~14시간 이었다. Cycle time 및 다양한 조건하에서의 시스템 내부거동 관찰을 통해, 본 시스템은 상황에 따라 각 상 및 사이클의 시간조절만에 의하여 즉시 각 반응에 필요한 반응조용량을 용이하게 증감시키는 효과를 기대할 수 있고, 각 반응의 극대화를 도모할 수 있는 단순성, 효율성, 신축성을 동시에 가지고 있음을 알 수 있었다. 이는 기존의 산화구채택 이차처리시설의 개조와 중소규모 하수처리장 신설시 유입부하변동 등에 보다 탄력적으로 대응할 수 있는 안정적이고 경제적인 고효율 질소·인 제거시스템의 한 대안이 될 수 있다고 판단되었다. 또한 파일럿 최적 운전조건을 대상으로 ASM2 모델을 이용하여 시스템내부거동을 예측한 결과 시뮬레이션 및 실측결과가 매우 잘 일치하였다. 실제 중소규모 하수처리장의 현장특성을 고려한 유기물 및 수리학적 충격부하에 따른 시스템의 거동에 대하여 실험실 및 파일럿 연구를 실시하였다. 처리특성에는 큰 영향을 미치지 않았으며, 약 16시간 이후에는 충격부하 이전의 기존 처리효율로 회복가능함을 알 수 있었다. 또한 저농도하수 유입시의 처리특성을 관찰하고자 실규모시스템이 적용된 K하수처리장 (합류식) 유입수를 대상으로 실험실규모 처리도실험 및 반응조내 주요인자의 거동을 관찰하였다. 저농도하수 적용시에도 분류식 (고농도)하수 적용시와 마찬가지로 안정적인 처리효율을 얻을 수 있었으며, 추가적인 화학적 처리없이도 고효율의 질소, 인 동시제거가 가능하였다. 동일 처리 대상하수에 대해 기존 상분리산화구공법의 일종인 BioDenitro와 본 시스템을 실험실규모연구에서 비교, 평가한 결과 처리효율에 있어서는 두 공정 모두 큰 차이가 없었다. 그러나 본 시스템은 최종침전지, 내부순환, 슬러지반송 및 관련 부대설비와 부지, 그리고 그에 따른 유리관리가 불필요할 뿐만 아니라, 보다 단순화된 시스템으로도 짧은 시간내에 보다 용이하게 완벽한 상분리에 의한 질소·인 동시제거가 가능하다는 차별성을 가지고 있기 때문에, 기존의 각종 BNR공법에 비하여 훨씬 우수함을 기대 할 수 있었다. 본 시스템의 최종실증을 위하여 경기도 양평군 K환경사업소에 설치되어 운영중에 있는 기존 산화구공정을 더욱 스케일업된 실규모시스템 (처리용량 5,000m^(3)/d)으로 개조하였다. 산화구해 내장형침전지 (intrachannel clarifier)를 도입함으로써, 기존 고도처리용 산화 구변법들의 단점을 개선한 보다 단순화한 효율적이고 경제적인 공정으로 기대될 수 있었으며, 본 시스템의 주요 관련장치기술중 하나인 내장형침전지의 실규모적용시 발생 가능한 예상문제점 상세파악 및 침전특성 최적화를 위하여, 축적된 파일럿 및 실험실 규모 설비의 설계·운전경험에 대한 상세해석을 실시하였다. 다양한 형태의 침전지를 바탕으로 실제 운전상태에서의 내부 유체거동을 파악하고, 내장형침전지 기술의 핵심적 기본 이론 및 현상을 이해하기 위한 내장형침전지 시뮬레이터를 이용하여 침전지 주요 영향인자 도출할 수 있었다. 또한 적용된 다양한 침전지형태중 상향류 및 수평류형 내장형침전지를 대상으로 컴퓨터 시뮬레이션 프로그램을 이용하여 도출된 실측결과와 비교한 결과 서로 잘 일치하였다. 상향류 및 수평류형 침전지 모두 침전특성에서는 큰 차이가 없었으나, 상향류형 내장형침전지의 경우 수평류형에 비해 시공 및 유지관리 측면에서 훨씬 유리할 것으로 판단되었다. Phased isolation ditch system with intrachannel clarifier devised in this study is an innovative biological nutrient removal system employing two ditches with intrachannel clarifiers. The evaluation of system performances, detailed assessment of internal behavior in a ditch and each reactions, and establishment of optimal operating strategies for the system were performed through long-term laboratory and field pilot experiments. The modified phased isolation ditch system was proven to be simplified novel process enhancing simultaneous removal of biological nitrogen and phosphorus in municipal wastewater in terms of elimination of additional pre-anaerobic reactor external clarifier, recycle of sludge, and nitrified effluent recirculation by employing intrachannel clarifier. A significant level of removals of nitrogen and phosphorus could be also achieved even at the low influent carbon sources, respectively. When the laboratory-scale system was operated at the HRTs of 6~12hours, SRTs of 9~31days, and cycle times of 4~8hours. the system showed removals of BOD, TN, and TP as high as 88~97%. 70~84%, and 6590%, respectively. The pilot-scale system was also operated to assess the performance and optimal operating strategies of the system. When the pilot system was operated at the HRTs of 10~21hours, SRTs of 16~34days, and cycle times of 4hours, the system showed removals of BOD, TN, and TP at the mixed liquor temperature higher than 10°C as high as 90~99%, 64~93%, and 63~98%, respectively. Temperature effect on TN removal was considerable at the results of pilot system, whereas no significant drops occurred in the removals of BOD and TP even at the low temperature of 5℃. However, the decrease of TN removal at the mixed liquor temperature below 10℃ could be improved by extension of system SRT and HRT. Settling performance was also affected by the drop of temperature. The BOD removal was not affected by system HRT, especially even at shorter HRTs. Whereas, the degree of TP removal relatively decreased. Optimal ranges of system HRT considering scale-up of the system and the simultaneous removals of nitrogen and phosphorus were 10~14hours. The effect of system SRT on nitrogen and phosphorus removal was clearly identified, showing optimal operating conditions conflicted with each other. The effect of cycle time on system performance was shown in the inverted manner as that of the system SRT. Optimal cycle time satisfying simultaneous removals of nitrogen and phosphorus would be 4hours. The optimal mixed liquor DO concentration range for nitrification and denitrification was also 0.5~2.0mg/L. The phase separation in a cycle maximizing phosphorus release and uptake as well as nitrification and denitrification was completely accomplished by scheduling of alternating flow and intermittent aeration in the simplified process scheme. Especially, temporal phase separation for phosphorus release without additional anaerobic reactor was successfully accomplished during anaerobic period without any nitrate interference and carbon-limiting. Simulated investigation using ASM2 model was also performed to predict and assess the internal behavior. The results between experimental and simulated investigation were well matched each other. Sensitivity analysis on combined effect of major environmental and operating parameters on system performance using multiple regression on various parameters was performed. The system performance was mainly affected by mixed liquor temperature, and influent C/N and C/P ratio were lesser sensitive on the removals of nitrogen and phosphorus than other environmental and operating parameters. This tendency was well matched with the experimental results. In order to improve the system reliability, the performance response of the laboratory-and pilot-scale system on short-term hydraulic shock loading was evaluated. The performance of laboratory- and pilot-scale system were slightly decreased by increasing of influent flowrate, i.e. decreasing of system HRT, however the higher system performance could be achieved again after four cycles. Intrachannel clarifier installed in the system represents a relative new alternative to conventional secondary clarifiers for oxidation ditch processes. Upward flow type intrachannel clarifier was more effective for construction, operation, and maintenance than that of horizontal flow type clarifier. Simulated investigation of the clarifier using FLUENT, which is computational fluids dynamics program, was performed to verify and predict the performance through the comparison with the result of experimental investigation. The results between experimental and simulated investigation were well matched each other. Conventional wastewater treatment plant operated as oxidation ditch process was successfully retrofitted to the phased isolation ditch system revised in this study to improve nutrient removal performance. The design of full-scale system was performed based on optimal parameters derived from the results of laboratory-and pilot-scale system. The phased isolation ditch system could easily be expanded and upgraded by either adding another oxidation ditch by adding intra-clarifiers.

Meander line을 利用한 IMT-2000 端末機用 內臟型 칩안테나에 관한 硏究

최원규 慶熙大學校 2001 국내석사

최근, 이동통신 단말기에 있어서 내장형 칩 안테나는 중요한 논점이 되고 있다. 본 논문에서는, 내장형 칩 안테나에 대한 선행 연구로써, 유전체 공진기 안테나를 연구하였다. 본 논문은 직육면체 모양을 갖는 유전체 공진기 안테나의 공진 주파수, 및 임피던스 대역폭에 대한 이론식, 시뮬레이션 및 측정 결과를 비교 분석하였다. 직육면체 유전체 공진기 안테나의 공진 주파수는 유전체 도파관 모델 (Dielectric Waveguide Model)을 이용하여 추정하였다. 이 모델을 이용하여 유전체 공진기 안테나의 종횡비가 결정되므로써 얻을 수 있는 최저 차수의 공진 주파수와 임피던스 대역폭을 종횡비 변화에 따라 3차원 그래프로 제시하였다. 이 그래프는 임의의 주파수에서 공진하는 유전체 공진기 안테나의 설계시에 유용할 수 있다. 유전체 도파관 모델의 정확도를 검증하기 위해서, 상대 유전율이 37.84와 90인 유전체를 개구결합 급전방식과 동축선로 급전방식으로 급전하였고, 근사식, 시뮬레이션 및 측정결과를 비교하여 최대 8% 이내의 오차를 확인함으로써, 유전체 도파관 모델의 정확도를 검증하였다. 이런한 연구를 기본으로 하여, 본 논문에서는 마이크로스트립 급전방식과 co-planar 급전 방식을 이용한 meander line 칩 안테나를 제안하였다. meander line의 여러 파라미터를 변화시키면서, 그에 대한 영향을 분석하였다. 이러한 분석은 meander line을 이용한 칩 안테나를 설계하는데 있어서 유용한 정보가 될 것이다. 또한, 보다 첨소화될 수 있는 방안을 제시하여, 제안된 칩 안테나를 단말기 내장형으로 사용하는데 유리하게 하였다. 제안된 칩 안테나의 방사패턴은 다이폴 안테나와 유사하고 이득은 1dBi ∼ 2dBi 사이이며, 대역폭은 반사손실 10dB를 기준으로 7 % 이상의 광대역이다. 이와 같이 설계된 칩 안테나를 IMT-2000 단말기에 내장하여, 송수신 대역에서 사용할 수 있도록 설계하였다. 설계된 송신용 안테나는 크기가 11.5×4×1mm이고 임피던스 대역폭은 140MHz (7% : 1.91GHz ∼ 2.05GHz)이다. 설계된 송신용 안테나는 크기가 10.3×4×1mm이고 임피던스 대역폭은 220MHz (10.3% : 2.03GHz ∼ 2.25GHz)이다. Recently, the internal chip antenna is hot issue for mobile communication handsets. In this paper, as preceding study about internal chip antenna, the dielectric resonator antenna is studied. The dielectric waveguide model (DWM) is used to analyze the dielectric resonator antenna. This paper compares the theory (DWM) with the simulation and measurement results for resonant frequency, radiation Q and impedance bandwidths of rectangular dielectric resonator antenna. On the basis of these theories, the chip antenna that can be put in IMT-2000 handsets is designed. For compact size of antenna, the high permittivity material (=9.8) and meander line conductor are used. The size of transmitting antenna is 11.5×4×1mm and the bandwidth is 140MHz ( 7% : 1.91GHz ∼ 2.05GHz ). The size of receiving antenna is 10.3×4×1mm and bandwidth is 220MHz ( 10.3% : 2.03GHz ∼ 2.25GHz )

내장형 프로세서에 적합한 저전력 3B 캐시의 설계

문제길 연세대학교 대학원 2005 국내석사

According to MPR 2003, instruction and data caches of ARM920T processor consume 44% of total processor power. The remaining 56% is split among the other blocks. So it is effective to reduce the memory access power of the total processor power. The conventional low power caches are used in modern computer systems to reduce the power, but they have a restriction to fetch dynamic basic block sequences in noncontiguous cache locations. The conventional trace caches eliminate unnecessary accesses of the cache line by straightening the noncontiguous cache locations, but they are not applicable to embedded processors.In this dissertation, we propose the advanced low power cache, 3B cache that caches basic blocks of dynamic instruction stream, and reduces the unnecessary accesses of the cache line. And we evaluate the performance of 3B cache and estimate the power consumption.With growing embedded businesses in the market, CPUs are running faster and faster. According to Moor''s Law, the microprocessor performance has been improving at a rate of 60 percent per year, and access time of DRAMs has been improving at less than 10 percent per year. This causes memory bottleneck in the overall computer performance. Thus more and more caches are used to overcome this bottleneck. Tendency of fast core and the large cache consumes lots of power, and embedded microprocessor developers must come up with power reduction methods. The memory access consumes about half of the embedded processor system power. According to Amdahl''s Law, it is important for us to reduce the power of caches.The conventional low power caches are used in modern computer systems to reduce power consumption, but they have the restriction to fetch dynamic basic block sequences in noncontiguous cache locations. The instruction cache stores static sequence of instructions generated by the compiler. Within a cache, there may be no relation between each basic blocks, because taken branches can randomly change the dynamic sequences of instructions in execution. As the size of a basic-block is normally around 5-6 instructions for general integer applications, this mechanism wastes not only fetch bandwidth of the instruction cache but also power consumption in fetching the whole cache line. These activities of taken branches causes power consumption in the instruction cache. The conventional trace caches eliminate the unnecessary accesses of the cache line by straightening the noncontiguous cache locations. But they take up much area and consume much power, because they have a large cache, a trace cache, a branch prediction logic and so complicated line-fill logic. Therefore, they are applicable to high- performance superscalar processors, not to embedded processors. We proposed basic block based cache, 3B cache, which replaces the instruction caches and has the dynamic instruction streams. Our result shows that the hit rate of instruction in our proposed 3B cache can be increased to about 99% and saved power about 50%, compared to conventional 4 way set associative instruction cache. 본 논문은 내장형 프로세서의 저전력을 위해 정적인 명령어 스트림을 동적인 명령어 스트림으로 바꾸고 이를 베이직 블록(basic block) 단위로 효과적으로 저장하는 3B 캐시를 제안하고 이의 구현 방법과 성능 측정에 대해서 연구하였다.유비쿼터스 시장의 확대와 SOC 기술의 발전으로 제품의 복합화 및 융합화가 이루어지면서 내장형 프로세서의 고성능화가 요구되고 있지만 프로세서와 메모리간의 성능차가 점점 커짐에 따라 점점 더 많은 캐시 메모리를 요구하고 있다. 이에 캐시에서 소비하는 전력은 MPR 2003에 따르면 대략 50% 정도를 차지한다. 그러므로 캐시의 저전력화는 내장형 프로세서에서 매우 중요하다.전통적인 저전력 캐시의 경우 불연속적인 메모리 위치로부터 동적인 베이직 블록(basic block) 페치를 하는 제한점 때문에 전력을 줄이는 데는 한계가 있고, 일반적인 트레이스 캐시의 경우 불연속적인 메모리 내용들을 연속적으로 바꾸어 주는 장점이 있지만 면적이 크고 전력을 많이 소모하여 고성능 프로세서에서 주로 사용되고 있다. 본 논문에서는 동적인 명령어 스트림인 베이직 블록(basic block)을 저장함으로써 캐시 라인의 불필요한 접근을 없애는 방법에 대해서 기술한다.3B 캐시의 성능을 보완하기 위하여 명령어 버퍼를 사용하였으며 또한 베이직 블록(basic block)의 명령어 수를 늘리기 위해 무조건분기(unconditional branch)시 베이직 블록(basic block) 확장과 분기명령어 감추기(branch folding)를 사용하였다. 또한 효과적인 태그정합(tag matching)을 위해 부분 태그 정합(partial tag matching)을 사용하였고 베이직 블록(basic block)의 시작 주소와 끝나는 주소를 효과적으로 정합하기 위해서 주소 리네이밍(address renaming)을 사용하였다.효과적인 3B 캐시의 설계로 전통적인 명령어 캐시 크기를 가진 저전력 3B 캐시의 성능은 대략 4% 이내로 감소하는 반면에 전력소모는 대략 50% 정도를 줄일 수가 있었다.

내장형 시스템을 위한 애플리케이션 플랫폼 구현

김진태 成均館大學校 大學院 2003 국내석사

With the recent brilliant development of internet, the necessity of system that can manipulate numerous requests of user has been emerged. The advent of embedded OS is mainly indebted this reason and it is now prevailing in application systems. Many embedded OS are being used in present systems. Among them, the embedded LINUX is studied because it has many advantages. Even though much information on the embedded LINUX are known to the researchers, systematic information can rarely find. Thus, those who wish to develop embedded LINUX system often face with much difficulty. In this paper, cross development environment based on Intel StrongArm chip is devised, and it can be used as a tool which implants LINUX to the embedded system. Using the developed system, one can compose various embedded GUI TOOLKIT environments. The aim of this paper is to provide a system tool to aid those who want to develop optimized applications by comparative analysis of various kinds of environments.

내장형 시스템 설계를 위한 FDS 분할 알고리즘

한갑수 弘益大學校 大學院 2001 국내석사

내장형 시스템의 통합 설계는 ASIC 또는 FPCA등의 하드웨어 부분과 DSP, CPU등의 소프트웨어 부분을 함께 고려하여 제약 조건에 맞는 시스템을 설계하는 것이다. 일반적으로 하드웨어 부분은 특정 작업의 수행 시간이 소프트웨어 부분보다 빠르지만 구현 비용이 높으며 수정이 어렵다. 반면에 소프트웨어 부분은 작업 수행 시간이 하드웨어 부분보다 느리지만 구현이 용이하고 구현 비용도 낮으며 수정이 쉽다. 그러므로 시스템 설계 자동화의 중요한 부분 중의 하나가 설계 비용을 최소화하면서 성능을 향상 시킬 수 있게 어느 부분을 어떠한 형태로 구현해야 하는지에 대한 결정을 하는 것이다. 이러한 결정을 내리는 과정을 하드웨어-소프트웨어 분할이라 고하며 목적 시스템, 제약 조건인 시간과 비용을 함께 고려하게 된다. 본 논문에서는 기존의 FDS(Force Directed Scheduling) 응용에 의한 분할[10]의 알고리즘을 확장하는데. 목적 시스템으로서 하드웨어의 경우 여러 가지 구현 방법을 지원하고 소프트웨어의 경우 여러 개의 프로세서에서 실행될 수 있는 것으로 가정하였다. 이를 위해 각각의 하드웨어 구현들과 여러 가지 프로세서들에서의 분포 그래프를 생성하고, 상대적 스케줄 긴박도를 구할 때 각 노드에 대해 해당 분할 영역에서의 실행 시간과 구현 비용을 고려하며 분할 영역 간에 발생하는 통신 지연 시간을 힘 값에 반영하였다. 상대적 스케줄 긴박도를 이용한 분할은 스케줄과 분할이 동시에 이루어져서 기존의 분할 알고리즘[21]보다 낮은 시간 복잡도를 보인다. Hardware-software co-design combines hardware implementation and processor with performance and cost in the design of embedded system. In general, Softrware use processor, CPU or DSP, can rapidly design and modify. Hardware implement with ASIC or FPGA, can execute rapidly but expensive than CPU, DSP. The key of hardware-software co-design is find the points what trade-off with cost and performance. In this paper, we proposed an FDS algorithm for heterogeneous multi processor. We use Urgency[4] and Force[9][10] to partitioning and scheduling a node. The calculation of Urgency, Force do for all designable area, various hardware area and various processor, each Urgency affect a partitioning, scheduling order and we consider partitioning, scheduling at same time we can reduce the time complexity.