유기 반도체 나노와이어 기반 양극성 유기 전계 효과 트랜지스터 응용 연구

박건주 한국해양대학교 대학원 2023 국내석사

최근 몇 년 동안 유기 전자 소자 연구는 용액 처리, 대규모 가공, 저렴한 비용 등의 많은 이점으로 인해 크게 진전해 왔다. 이러한 소자 중 양극성 유기 전계 트랜지스터는 전자 기기에서 중요한 구성 요소로 작용한다. 이전 연구에서는 이중층 형성 및 N 및 P형 반도체의 혼합과 같은 다양한 기술을 사용하여 양극성 유기 전계 효과 트랜지스터를 제작하는 연구가 진행되어 왔다. 그러나 이러한 방법들은 위치 선택성이 없는 등의 몇 가지 단점이 있다. 이에 본 연구에서는 PDMS (Polydimethylsiloxane) 스탬프를 사용하여 P-형 유기 반도체를 나노 와이어 구성으로 패턴화하고 동시에 N-형 유기 반도체 물질로 캡슐화하여 이중층 구조의 유기 나노 와이어를 제작하는 새로운 방법을 제안한다. 이 방법은 나노 패턴화와 동시에 캡슐화가 가능하므로 기존 방법들보다 더욱 효율적으로 제작할 수 있다. 반도체 나노 와이어의 크기는 SEM 및 AFM 분석을 통해 확인된 대로 약 500nm의 폭과 100nm의 높이로 구성되어 있으며 구조적 결함이 없음을 확인하였다. 이 방법으로 제작된 양극성 유기 전계 효과 트랜지스터의 양극성 전송 특성은 전자와 정공의 이동성이 균형을 이룰 수 있기 때문에 다양한 전하 이동 기능이 필요한 유기 집적 회로 및 센서와 같은 전자 기기를 간편하고 효율적으로 제작할 수 있다는 가능성을 보여준다. 이러한 연구는 배열과 유기 p-n 이종 접합 나노와이어 제작을 통해, 미래 전자 기기의 발전을 위한 새로운 길을 제시하고 새로운 양극성 유기 전자 소자 제작 방법으로 활용될 수 있을 것이다. In recent years, research on organic electronic devices has made significant progress due to many advantages such as solution processing, large-scale fabrication, and low cost. Among these devices, ambipolar organic field-effect transistors (OFETs) play an important role as a crucial component in electronic devices. Previous research has been conducted on producing ambipolar OFETs using various techniques such as bilayer formation and blending of N- and P-type semiconductors. However, these methods have several drawbacks, such as a lack of positional selectivity. In this study, a new method is proposed to produce bilayered organic nanowires by patternizing P-type organic semiconductors into a nanowire structure using a PDMS (Polydimethylsiloxane) stamp while simultaneously encapsulating them with N-type organic semiconductor material. This method can produce organic nanowires more efficiently than previous methods since it enables simultaneous patterning and encapsulation. The size of the semiconductor nanowires was confirmed to be approximately 500 nm in width and 100 nm in height through SEM and AFM analysis. The use of this method to produce ambipolar OFETs has demonstrated their potential for efficient and convenient production of electronic devices such as organic integrated circuits and sensors that require various charge transport functions. This is due to the ambipolar transport characteristics of these OFETs, which balance the mobility of electrons and holes. This research suggests new method for the development of future electronic devices through the fabrication of arrays and organic p-n heterojunction nanowires and can be utilized as a new method for producing ambipolar organic -electronic devices.

디스플레이 성능 향상을 위한 비정질 인듐-갈륨-아연 산화물 반도체 박막 트랜지스터의 특성 연구

이명언 성균관대학교 일반대학원 2011 국내석사

기판의 물성에 따른 갈륨질화물 반도체 기반 수직형 쇼트키 장벽 다이오드 소자의 전기적 특성 연구

정경훈 한국공학대학교 일반대학원 2024 국내석사

전력반도체(Power device)는 전기 에너지를 활용하기 위해 직류나 교류를 변환 하거나 전압, 주파수 변화 등을 제어하고 처리하는 반도체로 알려져 있다. 이러 한 전력반도체는 1940년대 이래로 약 80년 동안 여러 세대를 거치며 발전해왔다. 하지만, 반도체 산업이 비약적으로 발전하면서 반도체 소자를 이용한 모든 전력 변환장치에 대해 성능 향상이 요구되고 있는 실정이다. 그에 따라 에너지 밴드갭 이 넓은 SiC, GaN 등 다양한 화합물 반도체가 차세대 전력반도체 소재로써 다방 면으로 연구되고 있으며 전력반도체 시장에는 이러한 widegap 화합물 반도체를 이용한 소자들이 일부 상용화되어 보고되고 있다. 하지만, 대부분의 상용화 제품들은 수평형 구조를 가지고 있다. 그에 따라 전 류의 불균일한 분포 및 군집에 의해 고전압 및 고전류와 같은 환경에서 작동해 야하는 전력반도체 소자로써의 역할을 수행하기엔 다소 무리가 있다. 그에 더 불어, 수평형 구조의 소자는 성능 향상을 위해 칩의 크기가 커져야 하므로 생 산성이 떨어지는 단점이 존재한다. 따라서, 본 연구에서는 이러한 유망한 차세대 전력반도체 소재들 중 준수한 에너지 밴드갭을 가지며 빠른 스위칭 속도를 가져 고주파 환경에서도 유용하 게 응용될 수 있는 GaN 반도체에 초점을 두고 수직형 쇼트키 장벽 다이오드 를 제작하였다. 제작한 소자의 Ohmic contact 특성을 평가하기 위해 CTLM 패턴을 이용한 전기적 특성을 분석하였고, Schottky contact 특성 평가를 위해 쇼트키 장벽 높 이와 이상 계수를 산출하였다. 또한, 소자에 사용된 전극의 가장자리에 전기장 이 집중되어 목표 전압보다 낮은 전압에서 항복이 발생하는 경향을 완화시키 기 위해 Edge termination 기술을 적용하였고, 그에 따른 소자의 특성 변화를 분석하였다.

반도체 클린룸 전용 외조기의 개선 제안 및 에너지 사용 특성 분석

정우현 성균관대학교 일반대학원 2024 국내석사

그린피스가 최근 발표한 “보이지 않는 배출” 보고서에서는 반도체 및 디스플레이 등 첨단기술 산업의 온실가스 배출 및 전력 소비량을 전망하고 있다. 해당 보고서는 2030년까지 세계 반도체 산업의 시장 규모가 현재 대비 두 배로 증가할 것으로 예상하며, 이와 함께 반도체 산업에서 발생하는 온실가스 배출량도 급격하게 증가할 것으로 보고 있다. 반도체 산업의 지속적인 성장으로 인한 2050년 탄소 중립에 대한 우려의 목소리도 함께 높아지고 있으며, 온실가스 배출량을 감소시키기 위한 적극적인 대응과 조치가 강력하게 요구되고 있다. 반도체 산업의 에너지 소비 특성을 살펴보면 클린룸 내부에서 웨이퍼(Wafer)를 가공하는 공정이 전체 에너지 소비의 약 51%를 차지하며, 클린룸의 환경 제어를 위한 공조 부분은 전체 에너지 소비의 약 31%를 차지하고 있다. 특히 클린룸 환경 제어를 위한 대표적인 공조설비는 외조기로 24시간 연중무휴로 가동되어 공조설비 중에서도 에너지 사용량이 많은 설비로 분류된다. 본 논문에서는 반도체 클린룸 전용 외조기의 연간 에너지 사용을 줄일 수 있는 외조기의 구성을 제안한다. 그리고 수치해석 방법과 시뮬레이션 Software인 TRNSYS를 사용하여 외조기의 에너지 절감 효과를 정량적으로 분석한다. 외조기의 연간 에너지 사용량 비교를 위해 3가지 Case로 외조기를 구성하였다. Case 1은 대형 반도체 클린룸에서 주로 사용하고 있는 외조기로, 증기(Steam) 가습과 WSS(Water Showering System) 단열 가습을 복합적으로 사용하는 외조기이다. Case 2는 에너지 절감을 위해 개선 제안된 외조기로, 증기 가습을 제외하고 WSS 단열 가습을 1단으로 구성한 외조기이다. Case 3은 에너지 절감을 위해 개선 제안된 외조기로 증기 가습을 제외하고 WSS 단열 가습을 2단으로 구성하였고, 가열코일의 열원으로는 전부 냉각수 폐열을 적용하였다. 냉각수 폐열은 보일러에서 만들어지는 증기 열원에 비해 온도가 낮아 사용 범위가 제한적이나, WSS 단열 가습장치를 2단으로 구성하면 낮은 온도의 냉각수 폐열을 충분히 활용할 수 있고, 증기 가습을 대체할 수 있다. 이는 보일러에서 만들어지는 증기 열원의 사용을 줄일 수 있어 외조기의 에너지 절감 측면에서는 효과적이다. 기존의 외조기와 개선 제안된 외조기의 설계(Design) 조건으로 TRNSYS를 사용하여 외조기를 모델링하고, 외조기에서 토출되는 공급 공기의 온습도를 일정하게 유지하는 제어 로직을 구현하였다. 시뮬레이션 결과, Case 1 대비 Case 2는 8.0%의 에너지 절감 효과가 있고, Case 3은 20.5%의 에너지 절감이 가능함을 확인하였다. 수치해석 방법과 TRNSYS을 이용한 접근 방법으로 비교하였을 때, 전체 에너지 사용량의 차이는 2∼3% 수준으로 결과값의 차이가 크지 않아 개선 제안된 외조기의 에너지 절감 효과가 유효함을 확인할 수 있다. 또한, 별도 효과는 산정하지 않았지만 동절기 반도체 공장 주변에서 자주 발생하는 냉각탑 백연의 경우, 냉각수 폐열을 공정에 적극적으로 활용하여 냉각탑 백연을 감소시킬 수 있다. 이를 통해 동절기 냉각탑에서 사용하는 전력 역시 감소할 것으로 기대할 수 있다. 그리고 반도체 공장의 보일러 에너지 사용량 감소는 사업장에서 직접 연소를 통해 발생하는 직접적인 탄소 배출을 줄임으로써 탄소 중립을 위한 목표 달성에 효과적일 것으로 판단된다. Greenpeace's recent "Invisible Emissions" report predicts greenhouse gas emissions and power consumption in advanced technology industries, including the semiconductor and display sectors. The report anticipates that the global semiconductor industry's market size will double compared to the present by 2030, leading to a sharp increase in greenhouse gas emissions generated by the semiconductor industry. Concerns about achieving carbon neutrality by 2050 are escalating due to the sustained growth of the semiconductor industry. As a result, there is a strong demand for proactive responses and measures to reduce greenhouse gas emissions. When examining the energy consumption characteristics of the semiconductor industry, it is found that the processing of wafers within the cleanroom accounts for approximately 51% of the total energy consumption, while the HVAC (Heating, Ventilation, and Air Conditioning) system used for cleanroom environmental control constitutes around 31% of the total energy consumption. Particularly, the representative HVAC equipment used for cleanroom environmental control is the out-air Conditioner (OAC), which operates 24/7 throughout the year, making it one of the energy-intensive components within the HVAC system. In this paper, we propose a configuration for an energy-efficient dedicated out-air conditioner (OAC) for semiconductor cleanrooms. Our aim is to analyze the energy-saving effect of the proposed OAC configuration quantitatively using numerical analysis and the simulation software TRNSYS. In order to compare the annual energy usage, the out air conditioner was composed of three cases. Case 1 is an out air conditioner mainly used in large semiconductor clean rooms, and is an out air conditioner that uses a combination of steam humidification and WSS (Water Showering System) adiabatic humidification. Case 2 is an out air conditioner proposed to improve energy saving, and it is an out air conditioner consisting of WSS adiabatic humidification in one stage, excluding steam humidification. Case 3 is an out air conditioner proposed to improve energy saving, and WSS adiabatic humidification is composed of two stages, excluding steam humidification, and cooling water waste heat is applied as a heat source of the heating coil. Cooling water waste heat has a lower temperature than steam heat sources made in boilers, so the range of use is limited, but if the WSS adiabatic humidifier is configured in two stages, low-temperature cooling waste heat can be fully utilized and steam humidification can be replaced. This can reduce the use of steam heat sources made in boilers, which is effective in terms of energy saving of the external air conditioner. As a design condition of the existing out air conditioner and the proposed out air conditioner, TRNSYS was used to model the out air conditioner and implement a control logic that maintains a constant temperature and humidity of the supplied air. According to the simulation results, Case 2 has an energy saving effect of 8% and Case 3 has an energy saving effect of 20.5%. When compared with the numerical analysis method and the approach using TRNSYS, the difference in total energy use is 2-3%, and the difference in the result value is not large, confirming that the energy saving effect of the proposed improvement is effective. In addition, in the case of cooling tower plume that frequently occurs around semiconductor factories in winter, although no separate effect is calculated, cooling tower plume can be reduced by actively utilizing cooling water waste heat in the process. Through this, it can be expected that the power used in the cooling tower in winter will also decrease. In addition, the reduction in boiler energy use at semiconductor factories is expected to be effective in achieving carbon neutral goals by reducing direct carbon emissions generated through direct combustion at workplaces.

객체 감지 기술을 활용한 반도체 건설 현장의 작업자 사고 예방 기술 연구

한동엽 성균관대학교 일반대학원 2024 국내석사

최근 Chat GPT의 등장을 중심으로 전 세계 AI 시장의 규모가 급격히 성장함에 따라, AI 기술의 핵심 요소인 반도체의 수요가 전 세계적으로 빠르게 성장하고 있다. 이에 한국, 미국을 비롯한 세계 각국에서 반도체 시장 점유율을 늘리고자 생산 라인 증설 공사를 지속적으로 진행하고 있다. 그 결과, 국내에서도 반도체 라인 건설 현장의 작업자 수가 점차 증가하고 있는 추세이다. 이러한 상황 속에서, 우리나라의 경우 2022년도부터 50인 이상의 규모를 가진 전 사업장을 대상으로 중대재해처벌법이 시행됨에 따라 작업자의 안전 관리에 대한 경각심이 더욱 커진 상황이다. 그러나 2021년과 2022년의 중대재해로 인한 사망자 현황을 비교해 본 결과, 21년 사망자 수는 248명, 22년 사망자 수는 256명으로, 중대재해처벌법 시행에도 불구하고 중대재해로 인한 사망자 수는 오히려 증가했다는 사실을 확인하였다. 이는 법적 제재 강화만으로는 작업자의 사고 예방 효과를 기대하기 어렵다는 사실을 반증하는 결과이다. 따라서 실질적인 작업자 사고 예방 효과를 얻기 위해서는 법적 제재 강화보다 실제 현장에 도움을 줄 수 있는 시스템의 확보가 반드시 필요하다. 이어서 중대재해의 발생 원인을 분석한 결과, ‘근로자 부주의 및 안전 규칙 미준수’가 76.5%으로 가장 큰 비중을 차지하였는데, 이는 반도체 라인 현장에서도 매우 중요하게 관리해야 하는 사항이다. 특히 반도체 라인의 경우, 무색·무취의 화학 물질 누출 등 대형 사고를 유발할 수 있는 다양한 사고 위험 요소들이 존재하기 때문에, 본 연구에서는 반도체 건설 현장의 작업자를 대상으로 사고 예방 기술에 대한 연구를 진행하였다. 반도체 라인의 안전 관리는 주로 ‘안전 관리자’에 의해 이루어진다. 하지만 최근 건설 산업 현장의 경우, 대형 건설사들을 중심으로 ‘객체 감지 기술’을 활용한 사고 예방 시스템을 도입하고 그 적용 범위를 점차 넓혀가고 있는 추세이다. 해당 연구에서는 건설 산업 현장에서 적용되고 있는 ‘객체 감지 기술’을 활용하되, 반도체 현장의 특징인 ‘각자의 역할에 따라 서로 다른 색상의 방진복 착용’을 결합하여 반도체 라인 건설 현장 작업자에게 특화된 사고 예방 기술을 연구하였다. 해당 연구의 방향은 중대 재해의 주요 원인인 ‘근로자 부주의 및 안전 규칙 미준수’에 의한 사고 발생을 줄이는 것을 목표로 설정하여, ‘작업자의 안전모 착용 상태’와 ‘작업 현장 내 안전 관리자 존재 여부’를 확인하고, 이상 발생 시 알람을 표시하는 기능을 구상하였다. 이를 위해 먼저 반도체 라인 건설 현장의 영상 데이터를 수집하였고, 학습 성능 향상을 목적으로 데이터 증강을 통해 학습 데이터의 수를 늘렸다. 이후 안전모 착용 상태와 방진복 색상에 대한 Class 생성하였으며, 모든 영상 데이터를 대상으로 Bounding Box 형태의 라벨링을 진행하였다. 라벨링 완료 후에는 객체 감지 알고리즘 중 높은 정확도와 속도 및 안정성을 가진 ‘Faster R-CNN ConvNeXt’ 알고리즘을 활용하여 총 100회의 학습을 진행하였다. 학습 결과, 50회 이상 학습 시 정확도 및 재현성 성능이 포화되는 것을 확인하였으며, 안전모 미착용 및 안전 관리자의 부재 상황에 대한 감지 및 알람 표시 기능도 정상적으로 구현되는 것을 확인하였다. 향후 해당 연구 결과는 반도체 현장의 ‘작업자의 안전모 미착용’ 및 ‘비인가 작업’ 등 안전 관리 사각지대를 해소함으로써 사고를 예방하는 데에 도움을 줄 수 있을 것으로 예상된다. 장기적으로는, 현재 사람을 중심으로 이루어지고 있는 반도체 라인의 안전 관리의 주체를 사람에서 시스템으로 전환함으로써, 반도체 라인의 개수와 면적 증가에 따른 안전 관리 인력 부족 현상과 기술적 한계를 극복하는데 기반이 될 수 있을 것으로 기대한다. As the global AI market has experienced rapidly growth, centered around the emergence of Chat GPT, the demand for semiconductors, a crucial element of AI technology, is also rapidly increasing worldwide. In response to this demand, countries like South Korea and the United States are continuously expanding their production lines to increase their market share in the semiconductor industry. As a result, the number of workers at semiconductor construction sites in South Korea is gradually increasing. In this context, in South Korea, with the enforcement of the Serious Accident Punishment Act targeting all workplaces with 50 or more employees from 2022, the awareness of worker safety has increased even more. However, when comparing the number of fatalities due to serious accidents in 2021 and 2022, it has been observed that the number of fatalities increased despite the implementation of the Serious Accident Punishment Act. In 2021, there were 248 fatalities, and in 2022, there were 256. This observation indicates that relying solely on legal reinforcement might not effectively prevent accidents among workers. Therefore, in order to achieve a substantial effect in preventing worker accidents, it is essential to secure systems that can provide practical assistance at the actual worksites rather than relying on legal sanctions alone. Furthermore, an analysis of the causes of serious accidents revealed that 'worker carelessness and non-compliance with safety rules' accounted for the largest share at 76.5%. This is a matter that must be closely managed, especially in semiconductor construction sites. In the case of semiconductor production lines, various accident risks, such as the leakage of colorless and odorless chemical substances, which can lead to serious incidents, exist. In this regard, this study has conducted research on accident prevention techniques for workers in the semiconductor construction sites. Safety management in semiconductor production lines is primarily carried out by 'safety managers.' However, in recent times, in the construction industry, there is a trend, particularly among large construction companies, to adopt accident prevention systems based on 'object detection technology' and gradually expand their application. In this study, the research focused on utilizing 'object detection technology' as applied in the construction industry while incorporating the unique characteristic of semiconductor production lines, such as the requirement for workers to wear different-colored protective clothing based on their roles. This approach aimed to develop specialized accident prevention techniques for workers in semiconductor construction sites. The direction of this study is aimed at reducing accidents caused by the major cause of serious accidents, 'worker carelessness and non-compliance with safety rules'. The goal is to verify the 'safety helmet wearing status of workers' and the presence of 'safety managers at the work site', and devise a system that triggers an alarm in case of abnormalities. To accomplish this, I collected video data from semiconductor construction sites, and in order to improve learning performance, I conducted data augmentation to increase the amount of the training data. Subsequently, I established classes for safety helmet wearing status and protective clothing colors. And I conducted labeling in the form of bounding box for all video data. Afterwards, the 'Faster R-CNN ConvNeXt' algorithm, known for its high accuracy, speed, and stability in object detection, was utilized for training through 100 epochs. The results of the training showed that accuracy and recall performance saturated after 50 iterations and that the detection and alarm system for the absence of safety helmets and safety managers was successfully implemented. In the future, it is anticipated that the results of this study will be instrumental in preventing accidents by addressing safety management blind spots in semiconductor construction sites, such as 'safety helmet absences among workers' and 'unauthorized work.' In the long term, it is hoped that the transition from a human-centered safety management approach to a system-based approach in semiconductor construction sites will help overcome the shortage of safety management personnel and technological limitations associated with the increasing number and size of semiconductor production lines.

이동도 향상을 위한 공액 고분자 나노와이어 기반 박막 트랜지스터와 응용

김채원 한국해양대학교 대학원 2023 국내석사

Organic semiconductors have recently drawn considerable attention due to their advantages of lightweight and flexibility. Especially, solution processable semiconducting polymers are potential candidates for future electronics due to their low-cost and large-area processability. However, semiconducting polymer-based electronic devices exhibit inferior performance to inorganic- and small molecule-based devices. Furthermore, fabricating CMOS inverter, the most basic logic gate, with semiconducting polymers still remains challenge due to a lack of region selectivity of spin coating method which is widely used for polymer-based device fabrication. Therfore, a new methodology to fabrciate high-performance polymer electronics with high region selectivity is needed for all-polymer electronic devices and logic circuits. In this work, semiconducting polymer nanowires were fabricated via PDMS stamping strategy. Both of DPP-DTT (p-type) and N2200 (n-type) semiconducting polymers are used to fabricate nanowires. The molecular aligned feature of fabricated nanowires was revealed using polarized optical microscope and polarized UV-vis spectroscopy. Additionally, XRD diffraction pattern also revealed that polymer chains of nanowires are aligned in well-ordered edge-on phase. The electrical characteristics were also analyzed by measuring polymer nanowire-based thin-film-transistors (TFT). The spin-coated film-based TFTs were also used as control group. Polymer nanowire-based TFTs exhibit much superior electrical performance, including near-zero VTH, lower SS, higher on/off ratio, compared to spin-coated film counterparts. In particular, DPP-DTT nanowire-based device showed 570 times enhanced mobility and N2200 nanowire-based device showed 650 times enhanced mobility. This superior performance is attributed to aligned molecules in polymer nanowires. Furthermore, semiconducting polymer-based complementary inverters are easily demonstrated due to high region selectivity of our method. The electrical characteristics of complementary inverter were compared depends on the substrates. The polymer-based complementary inverters with glass substrate exhibit acceptable voltage gain of 16, high noise margin and almost ideal switching voltage. These results can show a new strategy for polymer-based electronics and logic circuits. 경량성과 유연성 등의 장점으로 인해 유기물 반도체는 최근 많은 관심을 받고 있다. 특히 용액 공정이 가능한 고분자 반도체의 경우 저비용 및 대면적 공정 가능성으로 인해 미래 전자 소자의 유망한 후보로 주목받고 있다. 그러나 고분자 반도체 기반 전자 소자는 무기물 및 저분자 반도체 전자 소자에 비해 여전히 낮은 성능을 보이고 있다. 또한 고분자 반도체 용액 공정에 널리 사용되는 스핀 코팅 방식의 위치 선택성의 부족으로 인해 기본적인 논리 게이트의 하나인 상보형 인버터 제작은 여전히 어려움이 있다. 그러므로, 고분자 반도체만으로 전자 소자를 제작하기 위해서는 고성능의 고분자 반도체 전자 소자를 원하는 위치에 제작할 수 있는 새로운 방법이 필요하다. 본 연구에서 PDMS 스탬핑 전략을 이용하여 원하는 위치에 고분자 나노와이어를 제작하는 데 성공하였다. P-타입 고분자 반도체인 DPP-DTT와 n-타입 고분자 반도체인 N2200를 이용하여 고분자 나노와이어를 제작하였으며, 편광 광학 현미경과 편광 자외선-가시광선 분광법을 이용하여 제작된 고분자 나노와이어의 분자 정렬 특성을 분석하였다. 추가적으로, X선 회절 패턴을 통해 고분자 나노와이어 내부의 고분자 사슬이 edge-on 형상으로 잘 정렬되어 있음이 확인되었다. 고분자 나노와이어의 정렬 특성이 전기적 특성에 미치는 영향을 확인하기 위해 고분자 나노와이어 기반 박막 트랜지스터를 제작하고 그 전기적 특성을 평가하였으며, 비교를 위해 스핀 코팅 박막 트랜지스터 또한 평가하였다. 비교 결과, 고분자 나노와이어 기반 박막 트랜지스터가 스핀 코팅 박막 소자에 비해 0에 가까운 문턱 전압, 낮은 SS, 높은 on/off ratio 등의 우수한 전기적 성능을 보였고, 특히 이동도의 경우 나노와이어 기반 소자가 DPP-DTT 나노와이어 기반 소자의 경우 약 570배, N2200 나노와이어 기반 소자의 경우 약 650배의 이동도 향상을 나타냈다. 나노와이어 기반 소자의 우수한 전기적 특성은 나노와이어의 고분자 사슬 정렬 특성으로부터 기인한 것으로 보인다. 본 연구에서 사용한 나노와이어 제작 공정의 우수한 위치 선택성으로 인하여 손쉽게 고분자 기반 상보형 인버터를 제작할 수 있었으며 기판의 종류에 따른 고분자 상보형 인버터의 전기적 특성 또한 비교하였다. 비교 결과, 유리 기판에 제작한 고분자 상보형 인버터가 약 16의 높은 전압 이득, 높은 잡음 여유 및 거의 이상적인 스위칭 전압 값을 가지는 것이 확인되었다. 이러한 실험 결과들은 고분자 반도체 기반 전자 소자와 논리 회로 제작에 새로운 전략을 제시할 수 있을 것으로 보인다.

Improvement of DRAM performance by applying metal-interlayer-semiconductor source/drain contact structure on DRAM cell

손무영 Greduate School, Korea University 2021 국내석사

In this thesis, the effects of a metal–interlayer–semiconductor (MIS) source/drain (S/D) contact structure on a dynamic random–access memory (DRAM) cell transistor is investigated using 3-D technology computer aided design simulation. When the MIS S/D contact structure is used in a DRAM cell, the retention time becomes ~ⅹ16.22 longer compared with that of the device using the MS S/D contact structure owing to the lowered S/D doping concentration, resulting in decrement of the gate-induced drain leakage (GIDL). Furthermore, the write time and charge sharing time becomes ~ⅹ0.74 shorter and ~ⅹ0.69 shorter than compared with that of the device using the MS S/D contact structure owing to a better ohmic characteristic, which increases the drain current during write/read operation. Thus, the MIS S/D contact structure can effectively enhance the retention and write/read characteristics of a DRAM cell and can be a promising S/D contact alternative for the DRAM cell in the sub-2y-nm technology node. 본 논문에서는 금속-중간층-반도체 소스/드레인 컨택이 DRAM cell에 적용되었을 때의 효과를 3D TCAD 시뮬레이션을 이용하여 조사하였다. 금속-중간층-반도체 소스/드레인 컨택 구조가 DRAM cell에 적용될 경우, 낮아진 소스/드레인 도핑 농도와 그에 따른 GIDL 전류의 완화에 의해 기존의 금속-반도체 소스/드레인 컨택 구조가 적용된 DRAM cell에 비해 데이터 보유 시간이 ~16.22배가 증가하는 것을 확인할 수 있었다. 더욱이, 쓰기 시간과 전하 공유 시간이 각각 ~0.74배, ~0.69배 짧아지는 것을 확인할 수 있었는데, 이는 금속-중간층-반도체 소스/드레인 컨택 구조가 금속-반도체 소스/드레인 컨택 구조에 비해 더 나은 오믹 특성을 가지고 있어 쓰기/읽기 동작이 발생할 동안의 드레인 전류를 상승시키기 때문이다. 따라서, 금속-중간층-반도체 소스/드레인 컨택 구조가 DRAM cell의 데이터 보유 특성과 쓰기/읽기 특성 모두 향상시킬 수 있었고 2y-nm 테크 이상의 DRAM cell에서 사용될 수 있는 소스/드레인 컨택 구조로 주목할 만하다.

고효율 박막 트랜지스터를 위한 산화아연 기반의 산화물 반도체 개발

한동석 한양대학교 대학원 2017 국내박사

최근, 평판 디스플레이 (Flat Panel Display (FPD))는 panel의 박막화, 사이즈의 대면적화뿐만 아니라 해상도에 있어서도 기존의 Full High Definition (FHD, 1920 x 1080 pixels)에서 Ultrahigh Definition (UHD, 3840 x 4320 pixels) 및 Super Hi-Vision (SHV, 7680 x 4320 pixels)급 이상으로 고 해상도 panel에 대한 개발의 요구와 관심이 높아지고 있다. 특히 77인치 이상의 대형 Liquid Crystal Display (LCD) panel에서 high resolution (>UHD) 및 high frequency (>240 Hz)의 성능을 구현하기 위해서는 high field-effect mobility (μFE, > 10 cm2/Vs), low resistive capacitive (RC) delay 및 bias나 illumination에 대한 구동 소자인 박막 트랜지스터 (TFT, Thin-Film Transistor) 의 신뢰성 확보가 요구된다. TFT의 채널층으로서 비정질 실리콘 (a-Si, Amorphous Silicon) 또는 저온 다결정 실리콘 (LTPS, Low-Temperature Polycrystalline Silicon) 등이 고려되어 왔다. 그러나, a-Si TFT 전하 이동도가 1.0 cm2/Vs 이하에 불과하기 때문에 고이동도가 요구되는 대면적, 고해상도 응용제품으로의 적용의 한계에 도달하고 있다. a-Si TFT의 한계를 극복하기 위해서 연구 개발된 LTPS TFT의 경우 80 cm2/Vs 이상의 전하 이동도 덕분에 초고해상도 제품 구현이 가능하기 때문에 고급 패널을 구현이 가능하다. 그러나 LTPS 기술의 경우 결정화 공정과 채널/전극 오믹 접합 (Ohmic contact) 구현을 위한 이온 주입에 따른 제조원가 상승과, 결정화 공정 시간이 오래 걸려 대형 TFT 공정 생산성이 현저히 낮은 한계점을 안고 있다. 이를 극복하기 위해, 2000년도 중 후반부터 산화물 화합물 반도체를 TFT 채널층에 적용하는 연구가 활발히 진행되고 있으며, 특히 이에 후보로 거론되는 물질로는 산화아연 기반의 물질로 IGZO (Indium-Gallium-Zinc-Oxide)가 연구의 주를 이루고 있는 상황이다. 하지만 IGZO 산화물 반도체 역시 기술의 원천 특허 및 재료의 가격적 측면 등의 문제점을 안고 있으며, 산화물 반도체를 기반으로 제작되는 TFT의 경우 아직까지 소자의 이동도 개선 및 장기 신뢰성 확보 등의 단점을 쉽게 극복하지 못하고 있는 실정이다. 특히, bias 또는 illumination에 대한 신뢰성 확보 및 RC delay 해결을 통해 고효율의 산화아연 기반의 반도체 개발은 극복해야 할 과제가 여전히 많이 남아 있는 분야라고 할 수 있다. 따라서, 본 연구에서는 이러한 배경을 바탕으로 ZnO 기반 산화물 반도체를 제작하여 고이동도 및 고신뢰성 확보를 통한 고효율의 TFT를 개발하는데 그 목적을 뒀다. 이를 위해 우선, DC 마그네트론 스퍼터링 장비를 이용하여 ZnO TFT를 제작, 최적화하였고 산소 플라즈마 처리를 통해 채널과 SiNx 절연층 계면의 결함을 줄여 그 특성을 향상시킬 수 있었다. 또한, S/D 저항을 줄이기 위해 여러가지 금속을 S/D으로 도입하였고, TFT S/D series resistance, intrinsic field effect mobility (μFEi), transfer length (LT), and effective contact resistance (RCeff)를 추출하여 반도체층과 S/D 사이의 관계를 분석했다. ZnO TFT는 외부에 노출됐을 경우, 공기 중의 수분이나, 산소에 의해 특성이 변하게 되고 이를 방지할 수 있는 passivation layer가 필수이다. Passivation layer 적용을 통한 효과를 알아보기 위해 PEALD로 Al2O3, TiO2 박막을 증착하여 passivation layer 특성을 파악했고, TiO2, Al2O3 단일막 구조보다는 TiO2/Al2O3의 다층막 구조 순으로 passivation layer 특성이 우수해지는 것을 파악했다. 연구된 passivation layer를 TFT위에 증착하였고, 그 특성을 살펴본 결과, TFT의 전이특성 변화가 ALD 증착공정 중의 플라즈마에 의한 damage에 의해 발생한 것을 알아냈으며, 우수한 수분투과방지특성을 지닌 보호막을 TFT에 적용했을 때 소자특성을 향상 시킨다는 것을 파악했다. 또한 bias stress에 의한 동작 전압의 변화는 단순한 전자 이동에 의한 것이 아니라, 이온화된 H2O가 반도체 표면에서 absorption/desorption 됨에 따라서도 변화하는 것을 알아냈다. 최종적으로 본 연구에서는 IGZO TFT에 전자빔(electron beam)을 조사하여 S/D contact resistance 특성 향상을 통해서 신뢰성 향상과 소자 특성을 향상시키는 시도를 해보았다. S/D region에 국소적으로 전자빔 조사를 한 IGZO TFT의 경우, 산소결핍에 의해서 전기전도도가 향상될 뿐만 아니라, 표면거칠기의 증가로 인해 전자빔 조사 후 증착된 Cu와 IGZO 채널층과의 결합을 증가시켜 S/D contact resistance가 감소한 것을 알 수 있었고, TFT의 소자 특성 향상을 관찰할 수 있었다. 특히 본 실험을 통해 TFT의 신뢰성은 채널/전극의 contact resistance에 의해 그 특성이 좌우된다는 것을 파악할 수 있었다. 이를 통해서 전자빔 조사의 에너지와 조사선량을 적절하게 조절함에 따라서 IGZO 채널층과 metal electrode의 contact resistance 감소를 통한 성능 향상이 가능하다는 것을 밝혀 냈다. 본 연구에 사용된 저 저항의 Cu S/D contact resistance, 낮은 수분투과율의 passivation layer에 적용 가능한 전자빔 조사를 통해서 제작된 IGZO TFT는 향후, 대면적, 고해상도의 LCD 패널의 제작에 있어 우수한 소자 특성뿐만 아니라 공정 단축, 생산성의 향상 및 제조원가의 절감 등의 효과를 기대할 수 있다.

균형 잡힌 캐리어 전도 특성을 위한 P형-절연체-N형 샌드위치 구조의 전기 특성 분석 및 다진 논리 회로 응용

송재찬 가천대학교 글로벌캠퍼스 일반대학원 2025 국내석사

P-N 접합 양극성 트랜지스터의 안정적인 동작은 정공과 전자의 균형 있는 전류 흐름에 크게 의존한다. 특히, 정공 유도 드레인 전류와 전자 유도 드레인 전류의 균형은 다양한 응용 분야의 성능에 중요한 영향을 미친다. 예를 들어, 양극성 발광 소자에서는 발광 효율을 향상시키는 데 기여하며, 논리 회로에서는 노이즈 마진과 회로의 동작 정확도를 개선할 수 있다. 본 연구에서는 이러한 균형을 달성하기 위해 두 유기 반도체 사이에 얇은 parylene 절연체를 도입하였다. 이 절연체는 P-N 접합 양극성 트랜지스터의 반도체 접합 계면에서 발생하는 결함을 완벽히 제어하여 정공의 전도성을 크게 개선하고, 정공과 전자의 균형 있는 전류 흐름을 유도하는 데 중요한 역할을 하였다. 두 반도체 사이에 parylene 절연체를 도입한 P형-절연체-N형 양극성 트랜지스터는 1.08:1로 매우 대칭적인 전자 및 정공의 전도 특성을 보여주었다. 이를 활용하여, P형-절연체-N형 양극성 트랜지스터를 풀업 동작, P형-N형 양극성 트랜지스터를 풀다운 동작을 수행하는 상보형 인버터를 구현하였다. 그 결과, 향상된 노이즈 마진과 안정적인 풀업 및 풀다운 동작을 관찰할 수 있었으며, 이를 통해 parylene 절연체의 도입이 논리 회로의 신뢰성과 성능을 크게 향상시킬 수 있음을 입증하였다. 결과적으로 본 연구에서는 parylene 절연체를 통해 두 유기 반도체 사이에서 발생하는 계면 결함을 효과적으로 제어하였다. The optimal performance of P-N stacked ambipolar transistors depends on maintaining a synchronized flow of current through both holes and electrons. This balance is vital due to the significant influence that efficient drain hole-current (IHole) and drain electron-current (IElectron) exert on various functional components. For example, in ambipolar light-emitting devices, this balance enhances luminous efficiency, while in logic circuits, it improves noise margins and operational accuracy. To achieve such equilibrium, our research introduces a thin parylene interlayer between the P-N junctions. This layer is designed to facilitate a harmonized flow of IHole and IElectron, with a specific focus on increasing IHole in P-N stacked ambipolar transistors. Notably, in a P-type/parylene/N-type transistor incorporating the parylene interlayer, our findings indicate a well-balanced polarity ratio of 1.08:1 between hole and electron drain currents. Additionally, we realized a complementary-like inverter utilizing a P-type/parylene/N-type transistor as the pull-up device and a P-type/N-type ambipolar transistor as the pull-down device. This configuration demonstrated enhanced noise margins and reliable pull-up and pull-down functionality, even during transient operations.

Advanced Schottky Barrier Height Engineering for Source/Drain Contacts in Semiconductors

Sungjoo Song 고려대학교 대학원 2025 국내박사

The dissertation focuses on Schottky Barrier Height (SBH) engineering in semiconductor devices through the implementation of advanced MIS (Metal-Interlayer-Semiconductor) source/drain contact structures. The research introduces reduced graphene oxide and monolayer graphene as interlayers for Silicon, Germanium, and 2-dimensional (2D) transition metal dichalcogenides (TMD) channels, as well as novel contact structures applicable to oxide semiconductors. These innovations aim to overcome the limitations of conventional metal-semiconductor contacts and explore new potential applications of MIS structures. These advanced contact techniques demonstrated significant reductions in SBH and contact resistance, improved electrical properties, and enhanced overall device performance. Key findings reveal that using reduced graphene oxide as an interlayer in MIS contact structures is a feasible approach, effectively reducing the SBH as well as improving carrier transfer within the contact structure. In addition, monolayer graphene-based interlayer effectively induced Fermi-level alignment at the metal/semiconductor interface, enabling SBH reduction suitable for the semiconductor and eventually facilitating polarity control in molybdenum ditelluride (MoTe2) based field-effect transistors (FETs). The study also explores the application of the MIS contact structure to an amorphous oxide semiconductor, amorphous indium gallium zinc oxide (a-IGZO), which is known for having high contact resistance, and investigates novel and multifunctional techniques to improve contact characteristics. Electrical and structural analyses show a marked reduction in SBH and contact resistance, along with an increase in on-current, establishing these techniques as viable solutions to contact challenges in semiconductor technology. Overall, the findings provide valuable insights into SBH modulation through advanced MIS contacts, demonstrating their potential as source/drain contact techniques for next-generation semiconductor devices with improved efficiency, scalability, and versatility. 본 논문은 새로운 MIS (Metal-Interlayer-Semiconductor) 접촉 구조를 통한 반도체 소자 소스/드레인 접촉에서의 쇼트키 장벽 높이(SBH) 제어에 중점을 두고 있다. 이 연구에서는 실리콘(Si), 게르마늄(Ge) 및 2 차원 전이 금속 칼코겐화물 (2D TMD) 채널을 위한 환원된 그래핀 옥사이드 및 단일 층 그래핀을 중간층으로 도입하고, 산화물 반도체에 적용 가능한 새로운 접촉 구조를 제안한다. 이러한 혁신적인 기술은 기존 금속-반도체 접촉의 한계를 극복하고, MIS 구조의 새로운 응용 가능성 탐구를 목표로 한다. 이러한 접촉 기술들을 통해 쇼트키 높이 감소, 컨택저항 감소, 전기적 접촉 특성 개선, 그리고 소자 성능 향상을 입증하였다. 본 연구에서는 환원된 그래핀 옥사이드를 중간층으로 사용함으로써 MIS 접촉 구조에서 이차원 물질의 중간층으로의 적용 가능성을 확인하고 이를 적용한 컨택 구조에서의 SBH 감소와 케리어 이동의 향상을 확인하였다. 또한, 단일 층 그래핀 기반 중간층은 금속/반도체 계면에서 페르미 레벨 (Fermi-level) 정렬을 효과적으로 조절하여 반도체에 적합한 쇼트키 장벽 감소 및 전계 효과 트랜지스터 (FET)에서의 극성 제어를 가능하게 했다. 본 연구는 높은 접촉 저항으로 알려진 비정질 산화물 반도체에도 MIS 접촉 구조를 적용하고, 접촉 특성 개선을 위한 새로운 기술들을 탐색하였다. 전기적 및 구조적 분석 결과, 쇼트키 장벽과 접촉 저항의 감소, 온 전류 (on-current)의 증가를 확인하였으며, 이를 통해 이러한 기술들이 반도체 기술에서 접촉 문제 해결에 효과적인 솔루션임을 입증하였다. 본 연구 결과는 고급 MIS 접촉 구조를 통한 쇼트키 장벽 조절에 대한 새로운 통찰을 제공하며, 차세대 반도체 소자에서 MIS 접촉 구조의 효율성, 확장성, 다양성이 개선된 컨택 기술로서의 잠재력을 보여준다.