Analysis of hysteresis phenomena observed in two-dimensional transition metal dichalcogenides based devices

Kim, Juhyung Sungkyunkwan university 2018 국내박사

층상 구조를 갖는 2차원 전이금속 칼코겐화합물 (2D TMDs)이 최근에 그들의 독특한 전기적 특성과 광학적 특성으로 인해 많은 관심을 끌고있다. 특히 저전력 소자에 적용할 수 있는 전계 효과 트랜지스터들 (FETs)을 구현할 수 있는 잠재력이 크다. 그들 중에서도, MoS2와 WSe2 화합물은 각각 n 형과 p 형 반도체 특성을 나타내는 2D TMDs의 대표적인 물질들이며, 지금까지 가장 많이 연구되어오고 있다. 그러나, 반도체 채널 층으로서 다층의 MoS2 또는 WSe2를 갖는 전계 효과 트랜지스터를 (이하, MoS2 FET 및 WSe2 FET으로 나타냄) 사용하는 것은 많은 실질적인 문제점들을 수반한다. 이러한 문제들의 전형적인 예는 이력 (Hysteresis) 현상 같은 소자의 불안정성이다. 이러한 소자의 이력 현상은 노출 된 TMDs 채널 층의 상부 표면 위에 흡착 된 분자 (예를 들어, 물 또는 산소 분자) 또는 TMDs와 절연체 사이에 계면 트랩 (Interface trap)에 의해 야기되는 것으로 추측된다. 최근의 연구들에서, 한 연구자는 이러한 이력의 원인이 게이트 절연체에 있다고 보고하였고, 반면에 다른 몇몇 연구자들은 이력의 원인이 TMDs 물질 자체에 있다고 보고하였다. 즉, 이력 현상에 대한 다양한 해석들이 여전히 존재한다. 따라서, TMDs 기반 소자에서 관찰되는 이력 현상은 아직 정확하게 해석되지 않았으며, 그 현상의 근본적인 메커니즘 또한 아직 명확하게 이해되고 있지 않은 상태이다. 본 연구에서는 다층의 MoS2 및 WSe2 FET의 전달 특성에서 이력 현상을 관찰하였고, 그 이력 특성에서 명백하게 보여지는 비대칭성 (Asymmetry)을 분석하였다. 먼저, 관찰 된 비대칭 이력 현상을 체계적으로 설명하기 위해, 도너와 같은 계면 트랩들 (Donor-like interface traps)이 MoS2의 중간 밴드 갭(Mid-band gap) 아래에 위치하고 있으며, 억셉터와 같은 계면 트랩들 (Acceptor-like interface traps)이 WSe2의 중간 밴드 갭 (Mid-band gap) 위에 위치하고 있는 에너지 밴드 모델을 제안하였다. 다음으로, 비대칭적 이력 현상의 원인을 보다 정확하게 이해하기 위해서, 특별히 소자의 온도 의존성을 평가 하였다. 이러한 분석들을 바탕으로 추론하여, 도너와 같은 트랩들 (Donor-like traps)이 다층 MoS2 FET의 SiO2/MoS2 계면에 뿐만 아니라 MoS2 벌크 (Bulk)에도 존재한다는 것을 알게 되었다. 마찬가지로, 억셉터와 같은 트랩들(Acceptor-like traps)이 다층 WSe2 FET의 SiO2/WSe2 계면에 뿐만 아니라 WSe2 벌크 (Bulk)에도 존재한다는 것을 알게 되었다. 더욱이, XPS (X선 광전자 분석기) 분석을 통해서, 우리는 황 공극들 (Sulfur vacancies)과 텅스텐 공극들 (Tungsten vacancies)이, 각각 MoS2에 존재하는 도너와 같은 트랩들과 WSe2에 존재하는 억셉터와 같은 트랩들의 기원 (Origin)이 됨을 제안하였다. 이 연구는 TMDs 기반 소자의 전반적인 이력 현상을 이해하는 데 도움이 되며, 처음으로 비대칭적 이력 현상을 강조하고 자세히 해석하였다는 점에서 큰 의미가 있다. Two-dimensional transition metal dichalcogenides (2D TMDs) with layered structure have recently attracted much interest, due to their unique electrical and optical properties. In particular, they exhibit considerable potential for implementing field effect transistors (FETs) that are applicable to low power devices. Among them, MoS2 and WSe2 compounds are the most representative materials of 2D TMDs showing n-type and p-type semiconductor characteristics, respectively, and have been the most studied so far. However, employing field effect transistors with multi-layered MoS2 or WSe2 (hereafter denoted as MoS2 FET and WSe2 FET) as a semiconducting channel layer involves many practical problems. A typical example of these problems is device instability, such as hysteresis. It has been speculated that the hysteresis phenomenon of the device is caused either by adsorbed molecules (e.g., water or oxygen molecule) on the top of the exposed TMDs channel layer, or by traps at the TMDs-insulator interface. In more recent studies, one reported that the cause of hysteresis is in the gate insulator, while others reported that the cause of hysteresis is in the TMDs material itself. That is, there are still various interpretations of the phenomenon. Thus, the hysteresis phenomena have not yet been interpreted accurately, and the underlying mechanisms of the phenomena have not yet been clearly understood. In this study, we observed the hysteresis phenomena in the transfer characteristics of the multi-layered MoS2 and WSe2 FETs, and analyzed the asymmetry clearly seen in their hysteresis characteristics. At first, in order to systematically account for the observed asymmetrical hysteresis, we suggested that donor-like interface traps are localized below the mid-band gap of MoS2 and that acceptor-like interface traps are localized above the mid-band gap of WSe2, respectively. Next, in order to more accurately find the cause of the asymmetrical hysteresis, the temperature dependencies of the devices were evaluated in particular. Based on these analyses, we found that donor-like traps are present in the MoS2 bulk, as well as at the SiO2/MoS2 interface in multilayered MoS2 FETs. Likewise, we found that acceptor-like traps are present in the WSe2 bulk, as well as at the SiO2/WSe2 interface in multi-layered WSe2 FETs. Furthermore, through XPS (X-ray Photoelectron Spectroscopy) analysis, we proposed that sulfur vacancies (SVs) and tungsten vacancies (TVs) are the origins of donor-like traps present in MoS2, and acceptor-like traps present in WSe2, respectively. This study is helpful to understand the overall hysteresis phenomena of the TMDs based device, and also meaningful in that for the first time, the asymmetrical hysteresis phenomena were emphasized and interpreted in detail.

(A) new method to synthesize polypyrrole-nanoparticles composite film and its application for VOC gas sensors

Li, Chao Sungkyunkwan University 2015 국내석사

Improvement of electrical characteristics by replacing 49BF2 with 11B for NAND flash memory

Choi, Hyunmook Sungkyunkwan university 2018 국내석사

The size of NAND flash chip is shrinking by time, the program and erase operations need the smaller number of electrons. So it is very important to decrease electron loss. Because the electron loss causes degradation of the device reliability. In NAND flash memory fabrication ion-implantation process is necessary step to determine the transistor characteristics. Ion-implantation necessarily makes damage so we need to consider of ion-implantation damage. Ion implantation damage makes interface trap so it causes electron loss in the device. The heavy ion atomic mass unit (amu) ion-implantation process makes inevitably not only severe surface lattice damage but also more heat treatment. More recrystallization is needed as it is damaged. In this experiment we are proceeding implantation step after growing pad oxide that operated as a sacrificial film on silicon surface. In previous implant process conditions we used both boron (11B) and boron difluoride (49BF2). Heavy boron difluoride (49BF2) implantation has a shallow depth than boron implantation. So it is frequently used to control a threshold voltage of cell easily. But cell size shrinks over time we need to manage a distribution of threshold voltage for reliability for cell. As the solution of the management of the distribution of cell threshold voltage we replaced implant condition boron difluoride (49BF2) with boron (11B). The result of simulation data of two ion implantation condition shows boron difluoride (49BF2) is located closer on the silicon surface than boron (11B). Because of ion mass of atom heavy ionized ion is closer on the surface than light ionized ion. By replacing heavy mass of atom ion with light mass of atom ion we can reduce damage of implantation. And then the less damage and defects exist on si surface. In this paper, we focus on interface trap density and endurance improvement characteristics between boron difluoride (49BF2) ion implantation and boron (11B) ion implantation in floating-gate (FG) NAND flash memory cell. When the constant current stress (C.C.S) applied the charge pump transistor we can measure the current and convert interface trap density (Dit).[3] Interface trap density (Dit) decreases during initial and stress status by replacing boron difluoride (49BF2) with boron (11B). Under various positive stress (initial~ 0.12C/cm2) Dit skews decrease 2.4~5.5% in boron (11B) only implantation condition. And under various negative stress (initial~ -0.12C/cm2) Dit skews decrease 3.2~10.9%. It shows that heavy mass ion implant condition makes more implant damage and more interface traps on the Si surface. Implantation damage makes interface trap density (Dit) increasing necessarily. It shows clearly under positive and negative stress circumstance. And we also can check the endurance characteristic improvement by the amount of threshold voltage shift (Vth shift) after program/erase cycling. The charge gain makes threshold voltage shift (Vth shift). We can find that in this experiment after 50k program/erase cycles the amount of threshold voltage (Vth) shifts from 2.0V to 1.7V. Endurance characteristic is improved by replacing boron difluoride (49BF2) with boron (11B). From above experimental results, we found that the improvement by replacing boron difluoride (49BF2) with boron (11B) reduces interface trap at silicon and silicon dioxide film and improves endurance by reducing threshold voltage shift after the program/erase cycles. This result can be applied to another implantation process and another invent of new memory

Enhancing the performance of solution-processed QLEDs by improving charge injection characteristics

Lee, Sanghyun Sungkyunkwan University 2022 국내박사

One of the important factors in improving the performance of the solution-processed quantum dots light-emitting diodes (QLEDs) is to maintain an excellent charge balance. But generally, electrons are easily injected compared to holes. In this work, to improve the charge injection characteristics of QLEDs, we approached them in three ways. First, we inserted the 2,2',2"-(1,3,5-Benzinetriyl)-tris(1-phenyl-1-H- benzimidazole) (TPBi) thin film as an electron blocking layer (EBL) between the QDs thin film and the ZnO thin film. Spin-coated TPBi demonstrated a lower value of the lowest unoccupied molecular orbital (LUMO) than the conduction band maximum (CBM) of ZnO, resulting in effective prevention of excessive injection of electrons into the QDs. As result, QLEDs with TPBi EBL not only could minimize charge imbalanced problems under high current density operation but also could increase the maximum luminance of QLEDs by up to 156% (i.e., from 10,320 to 16,081 cd/m2). In addition, resulting in the low roll-off phenomenon in external quantum efficiency (EQE)-current density (J) characteristics. Second, We propose a novel device structure with a WO3/NiOx bilayer to improve the hole injection ability in QLEDs fabricated mainly by a solution-based process. First, we employed a spin-coated NiOx thin film as a hole injection layer (HIL) to replace Poly(3,4-ethylenedioxythiophene)- poly(styrenesulfonate) (PEDOT:PSS), which corrodes indium tin oxide (ITO) used as an anode in QLEDs. We show that instead of a rather complicated process like doping, a simply optimized annealing process can improve the electrical conductivity of the NiOx thin film. Second, we inserted the WO3 thin film in between ITO electrode and NiOx HIL to form ITO/WO3/NiOx structure, which reduces the hole injection barrier to 0.35 eV, resulting in excellent characteristics in terms of charge balance. Finally, we confirmed the QLEDs with the WO3/NiOx bilayer showed substantial improvement in the electrical conductivity of NiOx, luminance, and current efficiency of the QLEDs. Third, We applied the graphene varistor that can control the schottky barrier by an electric field, to QLEDs. Realized the QLEDs that can reduce the hole injection barrier without limitation of materials. Graphene acts as a hole injection layer (HIL) in QLEDs, and a three-terminal QLEDs with 3 electrodes, gate, drain, and the source was fabricated to adjust the schottky barrier by gate electrode voltage. The current density-voltage-luminance (J-V-L) characteristics of QLEDs were measured by applying the gate voltage (VGS) in the range of (from -4 V to +4 V). As a result, it was observed that the current density and performance of the QLEDs were changed, so we confirmed that the hole injection barrier could be adjusted. 용액공정 양자점 발광 다이오드의 성능향상에 있어서 중요한 요소 중 하나가 발광층인 양자점의 전하 균형을 유지하는 것이다. 현재 용액공정 양자점 발광 다이오드는 정공에 비하여 전자가 쉽게 주입되는 구조이다. 본 연구에서는 전하 주입 특성 개선을 위해 크게 3가지의 연구 방법으로 접근하였다. 첫째, 음전극인 ITO로부터 양자점으로 과량 주입되는 전자의 양을 감소시키기 위해 ZnO 박막의 CBM보다 낮은 LUMO 값을 갖는 유기물질인 TPBi 박막을 양자점 박막과 ZnO 박막 사이에 형성하여 전자 방해 층으로 사용하였다. 따라서 ITO로부터 양자점으로 주입되는 전자의 양을 줄임으로써 양자점으로 주입되는 정공의 양과 전하 균형을 이룰 수 있었다. 결과적으로 TPBi 박막이 있는 QLEDs의 최대 휘도는 16,081 cd/m2로 TPBi 박막이 없는 경우인 10,320 cd/m2에 비해 156 % 정도 향상되었다. 또한 전류 밀도가 50 mA/cm2에 도달했을 때, TPBi 박막이 없는 경우 외부 양자 효율이 59 %나 감소했지만, TPBi 박막이 있는 경우 9 %밖에 감소하지 않아서 우수한 전하 균형을 유지하고 roll-off 현상도 완화되었음을 확인했다. 둘째, 전자의 주입량을 감소시키기보다 정공의 주입 능력을 개선하는 더욱 이상적인 방법을 모색하였다. 이 과정에서 ITO를 부식시키는 PEDOT:PSS를 금속산화물인 NiOx로 교체하였고, NiOx 박막의 형성에 있어서 열처리 온도에 따른 화학적, 전기적 분석을 통하여 최적의 열처리 온도를 확인하였다. 또한 정공주입 능력을 개선하기 위해 ITO와 NiOx 박막 사이에 WO3 박막을 형성하여 정공주입 장벽을 낮추었다. 본 실험에서 NiOx 박막의 최적의 열처리 온도인 275 ℃를 적용하고, WO3를 최적 두께로 형성한 WO3/NiOx bilayer로 QLEDs을 제작하여 정공주입 능력을 향상시켰다. 결과적으로 최고 휘도와 전류 효율이 13,992 cd/m2와 22.06 cd/A로 측정되었고, 이는 WO3가 없는 경우인 8,594.8 cd/m2와 10.75 cd/A에 비하여 각각 163 %, 205 %가량 향상된 것으로 정공주입 장벽감소로 인하여 양자점의 전하 균형이 이루어졌음을 확인했다. 셋째, 정공주입 장벽을 줄이기 위한 재료의 부재 문제를 해결하기 위해 본연구에서 최초로 그래핀 배리스터가 적용된 양자점 발광 다이오드를 개발했다. 쇼트키 베리어를 조절할 수 있는 게이트 전극을 만들기 위해 3단자의 구조를 갖는 QLEDs를 제작했다. 쇼트키 베리어 변화로 인한 정공주입 장벽 조절 효과를 쉽게 확인할 수 있도록 그래핀을 ITO와 PEDOT:PSS 박막 사이에 적용하였다. 결과적으로 게이트에 -4 V를 인가할 때(VGS = -4 V) 그래핀의 일함수가 증가하여 정공주입 장벽이 감소하여 최대 휘도가 2816.1 cd/m2로 1424.1 cd/m2 (VGS = 0 V)와 비교하여 두 배가량 증가하고 구동 전압도 감소하였다. 반대로 게이트에 +4 V를 인가할 때(VGS = +4 V) 그래핀의 일함수가 감소하여 정공주입 장벽이 증가하였으며 최대 휘도가 1197.2 cd/m2에서 764.3 cd/m2로 감소하였다.

(A) study on the selective epitaxial growth of silicon in high aspect ratio 3D NAND flash memory

Lee, Woong Sungkyunkwan University 2022 국내박사

The vertical NAND (VNAND) flash memory structure has developed to overcome the scaling limit and degree of integration issues of conventional two-dimensional planar NAND flash memory. The vertical structure memory forms selective epitaxial growth (SEG) at the bottom of the deep channel hole. The SEG plays a critical role in VNAND flash memory because SEG serves as Ground Select Line (GSL), which is used to properly control on/off current in polycrystalline silicon (poly-Si) channels. In addition, SEG quality impacts gate oxide formation and degrades leakage performance. Additionally, the uniformity of SEG height is also crucial to electrical operation since improperly thick SEG is close to upper word-lines and leads to insufficient physical isolation. As a result, it can induce shorts between GSL and upper gates. However, in the current SEG process, crystal defects are generated due to the shape of the bottom of the channel hole and the state of interfacial impurities, and the height of the SEG grows in an asymmetrical shape, causing defects in adjacent word line gates and leakage. In addition, when boron implant ions are implanted after the SEG, the distribution of boron in the SEG becomes non-uniform according to the hole size and the height of the SEG, resulting in an increase in the Vth dispersion of the GSL transistor, resulting in a decrease in operating margin. Therefore, in this study, the SEG height distribution was improved through HCl treatment before, middle, and last SEG, and a heterogeneous triple SEG structure of undoped/boron doped/undoped was proposed to reduce a variation of boron concentration according to hole size and SEG height. The Vth distribution of the GSL transistor was improved by eliminating the effect of boron transient enhanced diffusion through the ion implantation. HCl treatment before SEG was able to improve SEG crystal defects, and the improvement factor was that the content of carbon, nitrogen and oxygen impurity that was unevenly piled up at the sub-silicon interface during the hole etching process was reduced after HCl treatment atom probe tomography (APT). It could be confirmed through analysis. In addition, by using HCl Etch in the middle and the end of SEG growth, the SEG height distribution could be improved by etching the non-ideally grown facet shaped SEG in the hole to a uniform height in the flat shape. The reason for the development of the undoped/boron doped/undoped heterogeneous triple layer SEG was confirmed that the SEG height distribution became non-uniform due to the rapid increase in silicon growth rate by boron when the boron doped SEG was performed on the sub-silicon [1]. Accordingly, it was confirmed that the use of boron doped SEG in the location region for operating the GSL transistor improved the GSL transistor Vth distribution without deteriorating the SEG height distribution. In addition, it was possible to distribute and improve the height of SEG according to the change of the annealing temperature and pressure before the SEG after the hole etch. This is because impurity in the mold Si3N4/SiO2 can be removed according to the annealing condition. It could be confirmed through Thermal Desorption Mass Spectrometric (TDMS) analysis. 3차원 낸드 플래시 메모리는 기존 2차원 평면 구조의 스케일링 한계를 극복하고자 수직방향으로 셀을 적층 하는 구조로 개발되었다. Selective Epitaxial Growth (SEG)는 수직 채널에서 Cell 전류를 제어하는 데 사용되는 Ground Select Line (GSL) Transistor 역할을 하기 때문에 수직 NAND 플래시 메모리에서 매우 중요한 역할을 한다. 본 논문은 SEG 기인한 전기적인 불량들 (GSL Vth 산포 증가, GSL Leakage)의 원인들을 정의하고 영향성을 정량적으로 분석하여 개선 방향을 정립하였다. 3차원 낸드 플레쉬 메모리는 깊은 채널 홀 바닥에 SEG를 형성하고 있다. SEG를 사용하는 이유는 채널 홀들 간 Cell Current 산포 개선과 Oxide/Nitride/Oxide/Poly 형성후의 Body Contact Spacer 에칭을 원할하게 하기 위함이다. SEG 공정은 채널홀 Etch후 계면 불순물 (Carbon, Nitrogen, Oxygen)에 의해서 결정 결함이 생기고 SEG 높이가 비대칭 모양으로 형성되면서 인접 워드라인 게이트와 Leakage 불량이 유발된다. 또한, SEG 이후 진행되는 보론 임플란트 이온 주입 시 홀 크기와 SEG 높이에 따라서 SEG 내 보론 분포가 불균일해져서 GSL 트랜지스터 Vth 산포 증가를 초래하여 동작 마진 감소를 가져온다. 따라서, 본 연구에서는 SEG 전, 중간과 마지막에 HCl 처리를 통해서 SEG 높이 산포를 개선시켰고, 기존의 SEG 이후 Boron Ion Implantation 방식에서 In-situ Undoped/Boron Doped/Undoped의 Triple SEG 구조를 제시하여서 홀크기와 SEG 높이에 따른 보론 이온주입시의 영향성을 해소하여 GSL 트랜지스터 Vth 산포를 개선시켰다. Boron doped SEG를 사용시 Channel Hole간 Boron 농도 산포가 개선됨을 SIMS로 확인할 수 있었고, Undoped/Boron Doped/Undoped의 Triple SEG로 도입한 이유는 Sub-Silicon위에서 보론 도핑 SEG는 Boron에 의해 급격한 Growth Rate 증가로 SEG 높이 산포가 불균일하게 됨이 확인되었다. 따라서, GSL 트랜지스터를 동작하는 위치영역에 Boron Doped SEG를 사용하는 것이 SEG 높이의 산포 열화없이 GSL 트랜지스터 Vth 산포가 개선됨을 확인할 수 있었다. SEG전 HCl처리는 SEG 결정 결함을 개선시킬 수 있었고, 개선요인은 홀 에칭 과정에서 Sub-Silicon 계면에 불균일하게 Pile Up된 Carbon, Nitrogen과 Oxygen Impurity 함량이 HCl 처리 후에 감소됨을 APT (Atom Probe Tomography) 분석을 통해서 확인할 수 있었다. 또한, SEG 성장 중간과 마지막에 HCl Etch를 활용하여 홀내 비이상적으로 성장되는 Facet 모양의 SEG를 Flat 모양 형태의 균일한 높이까지 식각시켜서 SEG 높이 산포를 개선시킬 수 있었다. 또한, Channel Hole Etch후 SEG전 Anneal 온도와 압력 변화에 따라서 SEG 높이 산포와 개선할 수 있었고, 이는 Anneal 조건에 따라서 몰드 Nitride와 Oxide내 Impurity 제거가 수월하게 됨을 TDMS (Thermal Desorption Mass-Spectrometric) 분석을 통해 확인할 수 있었다.

Reliability of recessed-channel-array-transistor (R-CAT)

Park, Segeun Sungkyunkwan university 2016 국내박사

An Electrochemical Model of Lithium Metal Battery Degradation: Effects of the Solid Electrolyte Interphase (SEI) and Dead Lithium

최나은 忠南大學校 大學院 2025 국내석사

리튬 금속 전지는 기존 리튬 이온 전지에 비해 높은 이론 용량과 낮은 전기화학적 전위를 바탕으로 차세대 에너지 저장 장치로 주목받고 있다. 그러나 반복적인 충·방전 과정에서 리튬 덴드라이트 형성으로 인한 내부 단락 및 열 폭주 등 안전성 문제와 더불어, 덴드라이트가 탈락하며 생성되는 비활성 리튬(데드 리튬)이 전극 표면에 축적되어 전지의 성능 저하를 유발한다. 데드 리튬은 리튬 이온의 이동 경로를 물리적으로 차단해 유효 확산 계수를 저하시키고, 계면 저항을 증가시켜 출력 저하 및 용량 감소를 가속화시킨다. 또한, 충, 방전 반복에 따라 고체 전해질 계면(SEI) 역시 지속적으로 파괴되고 재형성되며, 이는 리튬 소모와 저항 증가를 유도하는 주요 열화 메커니즘으로 작용한다. 본 연구에서는 Doyle-Fuller-Newman (DFN) 모델을 기반으로 COMSOL Multiphysics를 활용하여 리튬 금속 전지의 성능 저하를 예측할 수 있는 전기화학 기반의 모델을 개발한다. 본 모델은 기존 DFN 모델과 달리, 리튬 금속 전극 경계면에서의 SEI 재형성과 데드 리튬 축적을 시간에 따라 정량적으로 모사하며, 이들 요소에 의해 변화하는 유효 확산 계수 및 필름 저항을 반영함으로써 전지 내부 열화 과정을 보다 정밀하게 추적할 수 있다. 특히 다양한 C-rate 조건 하에서의 시뮬레이션을 통해, 전류 밀도가 열화 속도에 미치는 영향을 분석하고, 절대 두께보다 성장 속도가 열화의 핵심 지표가 될 수 있음을 규명한다. 본 연구는 리튬 금속 전지의 열화 메커니즘에 대한 물리적 이해를 제공하며, 장수명 전지 설계를 위한 기초 이론을 제시한다.

Risks management of overseas NPP project

조유라 KEPCO International Nuclear Graduate School 2017 국내석사

Negative bias temperature instability in p-MOSFET

Kim, Hyojune Sungkyunkwan University 2014 국내박사

Semiconductor manufacturing data analysis using machine learning and explainable artificial intelligence

Youjin Lee Sungkyunkwan University 2023 국내박사

최신 반도체 산업에서 막대한 양의 데이터가 생성되고 이를 분석하여 제조 계획, 설비 공정 제어 등에 활용하고 있습니다. 이 논문의 목적은 반도체 제조의 다양한 문제 해결 과정에 기계 학습을 통한 모델링과 설명 가능한 인공지능 기술을 활용하는 데이터 분석 프레임워크를 제시하고 실제 산업의 데이터로 이를 구현하는 것입니다. 이를 통하여 기존 산업에서 반도체 제조 데이터 분석이 가진 대용량 데이터 처리와 개별 수동적 분석의 어려움과 긴 시간이 소요되는 단점을 극복하고 기계 학습의 높은 정확도와 최적화된 분석이 가능할 것으로 예상됩니다. 이 연구에서 제안하는 포괄적인 프레임워크는 기계학습 기반의 모델링과 함께 설명 가능한 인공지능 기술을 활용한 모델과 주요 인자의 해석입니다. 전체적 흐름은 목적에 따른 데이터의 수집, 전 처리, 모델링, 해석과 결과 적용의 순서를 따릅니다. 구체적으로 문제 상황이나 분석 목적에 따라, 분석 대상을 설정 데이터를 추출하고, 데이터의 성질에 따라 전 처리 방법을 선정하여 진행합니다. 알고리즘은 대상 변수의 유형과 데이터 용량 등에 따라 기계 학습 기반 분류 또는 회귀 알고리즘을 사용하여 수율 또는 기타 특성과 같은 대상 변수를 모델링 합니다. 회귀 알고리즘의 경우 평균 제곱근 오차, 평균 절대 오차 등의 수치로 성능을 비교하여 각 경우 가장 최적화된 모델을 선택하고 주요 매개 변수를 설명 가능한 인공지능 기법을 통해 분석하여 제조 공정 개선에 사용합니다. 이 연구에 사용된 설명 가능한 인공 지능 기술 SHAP(SHapley Additive explanation)은 개발된 모델의 분석 대상에 대한 예측의 신뢰성을 확인하고 예측 값에 각 인자의 영향을 확인하여 분석 인자에서 공정 제어 요소를 추출하기 위해 도입되었습니다. 제안된 연구 방법은 개발된 모델의 대상 변수의 예측 또는 분류와 반도체 제조 분야 지식 사이의 적합성을 판단하여 모델의 신뢰성을 검토하는 과정을 가지며 입력 변수의 영향성을 분석하여 공정 제어 요소를 추출하여 실제적으로 데이터 분석에 기반한 제조 제어를 목적으로 합니다. 첫 번째 장은 서론으로 연구 목적과 전반적인 방법론, 기존 연구들을 소개합니다. 두 번째 장은 기존 분석 방법과의 비교를 위해 실제 산업에 사용되는 통계적 분석 방법을 소개합니다. 반도체 제조에는 다양한 원인으로 저수율 웨이퍼가 생산되므로, 낮은 수율 웨이퍼 생산을 방지하고 공정 또는 장비 상태를 개선하는 피드백을 제공하기 위해 근본 원인을 찾아내야 합니다. 실증적인 연구로, 소수의 웨이퍼에서 발생한 결함의 원인 분석을 위해서 설비의 센서의 추적 데이터를 비교합니다. 사례에서 간헐적으로 발생하는 특정 결함 웨이퍼를 분석하기 위해 추적 센서 데이터의 신호 차이를 구별하는 통계적 분석 법을 사용합니다. 분석 결과 및 공정 지식을 활용하여 공정 과정의 불안정한 요소는 수정됩니다. 세 번째 장은 기계학습 방법을 활용한 단일 데이터 군의 분석 방법을 제시합니다. 여러 제조 데이터 중 특정 데이터 군을 대상 변수나 등급의 분석에 합니다. 해당 방법을 활용한 사례연구는 분석 대상이 등급으로 구분되는지 연속적인 값인지에 따라 분류와 회귀분석 사례로 나뉘어집니다. 첫 번째 분류 사례는 계측 데이터를 기반으로 한 EDS 수율을 양 불로 구분해 분류합니다. 실제 생산 환경에서 계측은 무작위 선별된 웨이퍼에 대해 측정되어 전체 진행 웨이퍼 대비하여 그 수가 많지 않아 적절한 귀속 처리가 필요하며, 양호 불량의 불균형을 고려하여 전 처리를 통해 소수 등급에 대한 학습 효율을 올릴 수 있습니다. 두 번째 사례는 공정 변경점에 의한 계측 트렌드 변동의 분석으로 공정 변경점은 범주 데이터로 수치 입력이 필요한 모델에 활용하기 위하여 변환하는 전 처리가 필요합니다. 세 번째 장은 병렬적으로 확장 가능한 다수 데이터 군의 분석 방법으로 수율 같은 일반적인 대상 변수를 분석하기 위하여 전반적인 반도체 제조 데이터 영향성을 확인하는 분석 방법을 제시합니다. 사례연구로 최근 반도체 디바이스 제조 데이터를 활용하여 수율 예측 모델을 만들고 평가 분석합니다. 반도체 장치 제조는 수백 개의 프로세스를 포함하고 다양한 요인이 수율에 영향을 미치기 때문에, 공정 컨디션이나 설비 정보뿐 만 아니라, 설비 센서 데이터와 각 공정 진행 시점의 상대적 값을 활용하여 수율 예측 모델을 세웁니다. 데이터를 전 처리한 후, 여러 기계 학습 모델을 비교하여 데이터 세트에 대한 최상의 성능을 가지는 수율 예측 모델을 선택하고 SHAP 분석 방법을 이용하여 인자의 비선형적 수율 영향과 각 웨이퍼의 수율 예측에서 각 요소에 대한 영향성을 확인합니다. 이를 통해 모델의 예측이 공정 지식과 일치하는지 확인해 모델의 신뢰도를 확인해 볼 수 있고, 인자 영향성 분석을 통해 반도체 제조 공정에 대한 이해를 심화할 수 있습니다. 이 연구는 반도체 생산 데이터에 대한 경험적 사례 연구를 제시하고 다각적인 반도체 제조를 해석하는 추가적인 분석 도구를 제공하는데 의의가 있습니다. 네 번째 장에 소개되는 진행 중인 연구로 순차적 데이터 분석과 앞으로 진행할 연구로는 조합 분석이 있습니다. 개선된 순차적 데이터 분석은 단일 데이터 군 분석 방법을 앞선 분석에서의 오류를 이용하여 반복적으로 사용하는 것으로, 추가적인 데이터를 활용하여 반복적으로 분석할 수 있고, 각 데이터 군이 대상 변수 예측 등에 얼마나 기여하는지 파악하고 예측 성능도 개선해 볼 수 있었습니다. 조합 분석은 설비의 특정 시점 이후 성능 저하 등과 같이 두 가지 인자가 같이 문제를 유발할 경우 각 인자는 기존 분석으로 확인될 수 있으나 조합의 확인이 시간이 걸리거나 확인이 어려운 점을 개선하기 위해 제시되었습니다. 결론적으로, 이 논문에서는 반도체 제조 데이터 분석에 사용하는 일반화된 기계학습 기반의 문제 해결 데이터 분석방법을 제시합니다. 이는 현장 업무의 불합리에서 착상되어 실제 반도체 제조에서 활용 가능한 분석 결과를 도출하는데 그 목적이 있습니다. 이 논문에서는 실제 데이터를 활용한 사례를 제시합니다. 궁극적인 목표는 관련 연구들을 고도화하여 스마트 제조 플랫폼을 구성하는 것입니다. Enormous amounts of data are generated and analyzed in the latest semiconductor industry. Data analysis does an important role in process control, and the efficiency of the analysis is one of the key elements of strengthening corporate competitiveness. The main purpose of this dissertation is to present data analysis frameworks that utilize artificial intelligence technology in various problem-solving processes of semiconductor manufacturing. The goal of the framework is to build a model to predict target variables in advance and identify the influencing factors to the target, which contribute to manufacturing improvement. The analysis applies to various problems, such as excursion, process fluctuation, yield variation, etc. In addition, an explainable artificial intelligence (XAI) technique is adapted to confirm the reliability of the model with domain knowledge and inspect the influence on the target prediction value by the features. The proposed general method comprises problem definition, data collection, preprocessing of a dataset, modeling with machine learning methods, optimization and selection of models, prediction on unknown/test data, and explanation of model to do the decision-making driven by data analysis. Detail strategies for each step are selected according to the purpose of analysis and the characteristics of the analyzing dataset. The introduction includes the research purpose, general methodology, and previous studies. The second chapter introduces the statistical analysis method that is mainly used in industries. In semiconductor manufacturing, detecting the root cause is necessary to prevent further low-yield wafers production and to provide feedback to improve processes or equipment conditions. An empirical case is presented to demonstrate the general analysis structure. In this case study, a few intermittent faulty wafers having the specific failure mode are analyzed by comparison of sensor trace data. The root cause is identified by distinctive signal differences and the unstable operating parameter of the process is modified with the results of analysis and domain knowledge. The third chapter presents single dataset analysis methods using machine learning methods. Introduced case studies are an example of analyzing chosen manufacturing data to classify or predict target variables. The first case focuses on electric die sorting (EDS) yield classification based on fabrication metrology data. Metrology values are scarcely measured on randomly chosen wafers in a real production environment. The empirical yield data, which is divided into low and high classes, is highly imbalanced. Our work presents a framework including preprocessing metrology and yield data, evaluating various classification models, and optimizing models with hyper-parameters. Following the procedure, model performance, evaluated with the Matthews Correlation Coefficient (MCC), is improved by over twice the pre-optimized value. The second case is regression modeling. The metrology trend change case is well predicted using machine learning models, and the root causes are detected. The yield regression model with metrology data has a limitation on improving prediction, however, the influencing factor analysis has meaning. Overall, the analysis using machine learning and XAI increases the efficiency of the data analysis and identifies influencing factors for target variables. The fourth chapter improves previous studies by using multiple datasets in analysis methods to identify the overall influence of semiconductor manufacturing data. Since semiconductor device fabrication comprises hundreds of processes, various factors affect device yields. This chapter addresses this challenge by using expandable input datasets to include divergent factors in the prediction. And the XAI is utilized to interpret the built model and modify fabrication conditions. After preprocessing the data, the procedure of optimizing and comparing several machine learning models is followed to build the best-performing model for the dataset. The prediction results enhance production management, and the explanations of the model deepen the understanding of yield-related factors with Shapley additive explanation (SHAP) values. This work provides evidence through an empirical case study of device production data. The framework improves prediction accuracy, and the relationships between yield and features are illustrated with the SHAP value. The proposed approach would potentially analyze expandable fields of fabrication conditions to interpret multifaceted semiconductor manufacturing. The future work has two plans: advanced sequential analysis and combinatorial analysis. The first one is the adaptation of gradient boosting with different input datasets. It imitates worksite analysis using machine learning modeling. The improved sequential data analysis is to repeatedly use a single data group analysis, using the residual error in the previous analysis as new target variables. This model is expandable to cover various datasets in manufacturing. It is expected that the data can be further analyzed when the desired performance cannot be obtained by the existing analysis. The different data groups will contribute to the target variable prediction and improve the predictive performance. The second plan is to analyze the common problems, such as the degradation of instruments and bad process combinations. In that case, a combination of two features needs to be detected, so combination analysis to list combined features is the main idea. The combination analysis identifies the association of main factors by dividing the data group into two or more groups, as the first analysis suggestion and conducting a secondary analysis, and verifying the combined causes. In conclusion, this dissertation proposes a generalized procedure for problem-solving in wafer fabrication in the semiconductor industry. The method is inspired by the work-site operation and focuses on extracting process control points to apply in the industry. Demonstrations of the proposed method with real-world semiconductor manufacturing datasets confirmed the feasibility of the framework. Further research on data analysis systems would bring a smart manufacturing platform.