NUMA 다중 프로세서 시스템을 위한 프로세서 노드의 설계

張星泰 水原大學校 1997 論文集 Vol.15 No.-

Recently, hierachical bus based NUMA multiprocessors have been widely used as sever systems. In this paper, we design and implement processor node for NUMA multiprocessor which combines 8 processors nodes, using dual P6 global system buses. The processor node is based on the Intel PentiumPro processor and external P6 bus it defines. In addition to 4 PentiumPro processors, the node contains single P6 local system bus, remote access cache which stores only the copies of remote memory blocks, local shared memory, directory cache which has the state information of each local memory block, and I/O subsystems.

계층 버스 NUMA 다중 프로세서 시스템을 위한 효율적인 케쉬 구조

장성태 수원대학교 기초과학연구소 1996 基礎科學論文集 Vol.5 No.-

Since most shared memory multiprocessor machines only support a small number of processors, where there is minimal benefit from the local memory of the NUMA architecture, UMA is most popular for those machines. However, as the number of processor increases, most large-scale shared memory multiprocessor machines utilize a NUMA structure. In this paper, we present a new cluster cache architecture for a NUMA shared memory multiprocessor system with hierarchical bus which can overcome the limitation of scalablilty of single bus shared memory multiprocessor system. The cluster cache architecture enhances the system performance by reducing both the higher level bus contention and memory access latency.

다중 프로세서 시스템의 성능 향상을 위한 메모리 모듈 구조

장성태 수원대학교 기초과학연구소 1995 基礎科學論文集 Vol.4 No.-

Shared memory multiprocessor system has the high degree of resource sharing, which induces the bottleneck of performance improvement. To overcome this weakness, traditional cache coherence protocols pay special attention to the reducing of bus and memory traffic. In this paper, we present a new memory module structure maintaining the status information for each memory block in its directory cache. This structure enhances the system performance by reducing the memory access contention and the memory response time under split transaction bus based multiprocessor environment.

라인 교체 캐시를 가진 계층 버스 다중 프로세서 시스템

김인석,장성태 수원대학교 자연과학연구소 1998 자연과학논문집 Vol.1 No.-

Cache-coherent Non-Uniform-Memory-Access(CC-NUMA) multiprocessor system using hierarchical bus take advantage of the shared cache to reduce the number of access to the remote memory and the utilization of bus. The Access List method that has recently proposed the inefficiency of the shared cache which wastes a cache memory space on maintaining MLI(Multi-Level Inclusion property). In this paper, we propose a new architectural alternative that has the more efficient Access List, the Replacement Cache, and an appropriate cache coherence protocol not to maintain MLI.

계층 구조 CC-NUMA 시스템을 위한 브리지 노드 구조

金容三,張星泰 水原大學校 1999 論文集 Vol.17 No.-

The ring provides useful features such as efficient broadcasting and invalidation. However, in hierarchical ring based CC-NUMA system, global ring is the bottleneck of overall system performance. In this paper, we propose a new bridge node architecture for hierarchical expansion of snoop-based CC-NUMA architecture, which can provide filtering and caching effects and then reduces the traffic of global ring and remote access time.

Winsock을 이용한 IP Masquerading System의 구현

김수한,장성태 수원대학교 자연과학연구소 2001 자연과학논문집 Vol.4 No.-

Recently, internet IPs have been rapidly starved by development of high speed internet access technologies, enormous number of internet users, introduction of various internet based applications, and so on. Also, the importance of network security is increased. To resolve these problems, IP masquerading system, which allows to access internet by private IPs and provide an efficient means of network security, can be suggested. In this paper, we describe the IP masquerading system, SIMS(Socket based IP Masquerading System), which are developed by using the winsock of MS window 2000 professional in our lab.

분리형 트랜잭션 버스를 기반으로한 다중 프로세서 시스템을 위해 개선된 쓰기-무효화 스누핑 캐쉬 일관성유지 프로토콜

장성태(Jhang Seong Tae),전주식(Jhon Chu Shik) 한국정보과학회 1994 정보과학회논문지 Vol.21 No.1

본 논문에서는 분리형 트랜잭션 버스를 기반으로한 다중 프로세서 환경하에서 기존의 쓰기-무효화 스누핑 캐쉬 일관성 프로토콜들의 문제점들을 개선한 새로운 쓰기-무효화 스누핑 캐쉬 일관성 프로토콜인 MMESSII(Modified, Modified-shared, Exclusive, Shared-source, Shared, Invalid-by-other, Invalid) 캐쉬 프로토콜을 제시한다. MMESSII 캐쉬 프로토콜에서 각 캐쉬 블럭은 그 블럭을 가장 최근에 무효화 시킨 프로세서 모듈을 명시하는 ID 정보를 유지한다. 각 캐쉬 블럭은 또한 두개의 갱신된 캐쉬 상태들(MODI-FlED, MODIFIED-SHARED)과 한개의 배타적으로 유효한 캐쉬 상태(EXCLUSIVE), 두개의 공유된 캐쉬 상대들(SHARED-SOURCE, SHARED) 및 두개의 무효화된 캐쉬 상대들(INVALID-BY-OTHER, INVALID)로 구성된 7개의 캐쉬 상태중의 하나를 유지한다. MMESSII 캐쉬 프로토콜은 이러한 캐쉬 상태들과 ID 정보를 이용하여 메모리 모듈들과 시스템 버스에서의 접근 충돌의 횟수를 크게 줄이며, 빠른 캐쉬-대-캐쉬 응답을 제공한다. In this paper, we present a new write-invalidate snooping cache coherence protocol called MMESSII(Modified, Modified-shared, Exclusive, Shared-source, Shared, Invalid-by-other, Invalid) cache protocol which addresses several significant drawbacks of existing write-invalidate snooping cache coherence protocols under the split transaction bus based multiprocessor environment. In this protocol, each cache block maintains the ID information to identify the processor module that invalidated the block most recently. It also maintains one of seven cache states which consist of two updated states(MODIFIED, MODIFIED-SHARED), one exclusive state(EXCLUSIVE), two shared states(SHARED-SOURCE, SHARED) and two invalidated states(INVALID-BY-OTHER, INVALID). By using these states and the ID information, our protocol reduces the contention for both memory modules and system bus significantly, and also provides the fast cache-to-cache response.

컴퓨터구조 : MI-MESI 쓰기-무효화 스누핑 캐쉬 일관성 유지 프로토콜

장성태(Jhang Seong Tae) 한국정보처리학회 1995 정보처리학회논문지 Vol.2 No.5

본 논문에서는 분리형 트랜잭션 버스를 기반으로한 다중 프로세서 환경하에서 MESI와 I-MESI 캐쉬 일관성 유지 프로토콜의 문제점을 개선한 MI-MESI 쓰기-무효화 스누핑 캐쉬 일관성 유지 프로토콜을 제시한다. 이 프로토콜에서 각 캐쉬 블럭은 여섯개의 캐쉬 상태 즉, Modified-shared, Invalid-by-other, Modified, Exclusive, Shared 및 Invalid 상태중의 하나를 유지하여, 기존의 MESI와 I-MESI 캐쉬 일관성 유지 프로토콜에서 발생하는 불필요한 메모리 모듈의 갱신과 메모리 모듈에서의 접근 충돌을 크게 줄여서 빠른 메모리 접근 시간을 제공할 수 있다. In this paper, we present MI-MESI write-invalidate snooping cache coherence protocol which addresses several significant drawbacks of MESI and I-MESI write-invalidate snooping cache coherence protocols under the split transaction bus based multiprocessor environment. In this protocol, each cache block maintains one of six cache states which represent Modified-shared, Invalid-by-other, Modified, Exclusive, Shared and Invalid states. By using these cache states, our protocol reduces both the access contention and unnecessary updates for the memory modules significantly, and thus providing the fast memory access time.

MESI 캐쉬 일관성 유지 프로토콜의 성능 향상에 관한 연구

장성태(Seong Tae Jhang),김명주(Myuhng Joo Kim),전주식(Chu Shik Jhon) 한국정보과학회 1995 한국정보과학회 학술발표논문집 Vol.22 No.1

본 논문에서는 분리형 트랜잭션 버스를 기반으로한 다중 프로세서 환경하에서 MESI 캐쉬 일관성 유지 프로토콜의 문제점을 개선하기 위해 제시된 I-MESI 캐쉬 일관성 유지 프로토콜을 더욱 개선한 MI-MESI 쓰기-무효화 스누핑 캐쉬 일관성 유지 프로토콜을 제시한다. 본 논문을 통해 제시하는 MI-MESI 캐쉬 일관성 유지 프로토콜은 각 캐쉬 블럭을 위해 여섯개의 캐쉬 상태 즉, Modified-shared, Invalid-by-other, Modified, Exclusive, Shared 및 Invalid 상태를 유지하여, 기존의 MESI와 I-MESI 캐쉬 일관성 유지 프로토콜에서 발생하는 불필요한 메모리 모듈의 갱신과 메모리 모듈에서의 접근 충돌을 크게 줄여서 빠른 메모리 접근 시간을 제공할 수 있다.

버스를 기반으로한 다중 프로세서 시스템을 위한 새로운 스누핑 캐쉬 일관성 프로토콜

장성태(Seong Tae Jhang),전주식(Chu Shik Jhon) 한국정보과학회 1993 한국정보과학회 학술발표논문집 Vol.20 No.2

본 논문에서는 분리형 트랜잭션 버스를 기반으로한 다중 프로세서 환경하에서 기존의 쓰기-무효화 스누핑 캐쉬 일관성 프로토콜들의 문제점들을 개선한 새로운 쓰기-무효화 스누핑 캐쉬 일관성 프로토콜인 MMESSII(Modified, Modified-shared, Exclusive, Shared-source, Shared, Invalid-by-other, Invalid) 캐쉬 프로토콜을 제시한다. MMESSII 캐쉬 프로토콜에서 각 캐쉬 블럭은 그 블럭을 가장 최근에 무효화시킨 프로세서 모듈을 명시하는 ID 정보를 유지한다. 각 캐쉬 블럭은 또한 두개의 갱신된 캐쉬 상태들(MODIFIED, MODIFIED-SHARED)과 한개의 배타적으로 유효한 캐쉬 상태(EXCLUSIVE), 두개의 공유된 캐쉬 상태들(SHARED-SOURCE, SHARED) 및 두개의 무효화된 캐쉬 상태들(INVALID-BY-OTHER, INVALID)로 구성된 7개의 캐쉬 상태중의 하나를 유지한다. MMESSII 캐쉬 프로토콜은 이러한 캐쉬 상태들과 ID 정보를 이용하여 메모리 모듈들과 시스템 버스에서의 접근 충돌의 횟수를 크게 줄이며, 빠른 캐쉬-대-캐쉬 응답을 제공한다.