혼선을 고려한 채널 배선 방법

전주식(Chu Shik Jhon),장경선(Kyoung-Son Jhang),하순희(Soonhoi Ha) 한국정보과학회 1994 정보과학회논문지 Vol.21 No.10

VLSI 공정 기술의 발달로 칩 상에서 전선간 간격이 점점 가까와 지고 있다. 그에 따라 구현된 VLSI 회로가 빠르고 정확하게 동작하도록 하기 위해서 레이아웃 설계 과정에서 인접 전선간의 결합 축전량으로 발생하는 혼선을 줄이는 것을 중요한 요인으로 고려하게 되었다. 설계 과정에서 네트 별로 혼선에 대한 상한치가 주어지는 것이 보통이며, 이를 혼선 제약 조건이라고 한다. 이 논문에서는 혼선 제약 조건을 고려한 그리드 채널 배선 문제를 다룬다. 제안된 방법은 트랙 수 최소화를 목적으로 하는 기존의 채널 배선 방법으로 생성된 초기 배선에 대해 수평 선분들을 재배열하여 혼선 제약 조건을 만족하도록 한다. 이 방법은 주어진 트랙 수 내에서 혼선 제약 조건을 만족하는 해가 없는 경우에는 최소의 트랙 수 증가로 혼선 제약 조건을 만족하는 배선을 찾는다. 실험 결과 이 방법은 트랙 재배치 방법보다 효율적임을 관찰할 수 있었다. The inter-wire spacing in a VLSI chip becomes closer as the VLSI fabrication technology rapidly evolves. Accordingly, it becomes important to consider crosstalk caused by the coupling capacitance between adjacent wires in the layout design for the fast and safe VLSI circuits. The upper bounds of the crosstalk for nets, called crosstalk constraint, are usually given in the design specification. This paper deals with the gridded channel routing problem with crosstalk constraints. In this paper, we present a channel routing technique which generates a routing to satisfy crosstalk constraints from an initial routing generated by conventional routers. The proposed technique is based on the repeated rearrangements of horizontal segments in the initial routing. In addition, the proposed technique tries to find a routing to satisfy crosstalk constraints with the minimum increase of the number of tracks in cases where it cannot find a routing to satisfy crosstalk constraints with the given number of tracks. With experiments, we observed that the presented technique is more effective than the track permutation technique.

선택적 희생 캐쉬를 이용한 저전력 고성능 시스템 설계 방안

김철홍,심성훈,전주식,장성태,Kim Cheol Hong,Shim Sunghoon,Jhon Chu Shik,Jhang Seong Tae 한국정보과학회 2005 정보과학회논문지 : 시스템 및 이론 Vol.32 No.11

계층적 메모리 구조를 사용하는 시스템에서 상위 캐쉬의 적중률은 전체 시스템의 성능을 결정하는 중요한 요소 중 하나이다. 시스템 설계 시 전력 효율성이 중요한 고려사항이 되고 있는 최근에는 전력 소모량이 많은 하위 캐쉬로의 접근을 줄이기 위해 상위 캐쉬의 적중률을 높이는 방안이 더욱 부각되고 있다. 본 논문에서는 선택적 희생 캐쉬를 이용하여 상위 캐쉬의 적중률을 높임으로써 저전력 고성능 시스템을 설계하는 방안을 제안하고자 한다. 희생 캐쉬는 직접 사상 1차 캐쉬에서의 충돌 미스로 인한 메모리 시스템의 성능 저하를 줄이기 위해 추가되는 모듈이다 제안하는 구조는 희생 캐쉬로의 데이타 할당 정책을 변형하여 재참조 가능성이 높은 데이타를 보다 오랜 시간동안 상위 캐쉬 내에 유지시킴으로써 상위 캐쉬의 적중률을 높이고, 이를 통해 접근 시간이 길고 전력 소모량이 많은 하위 캐쉬로의 접근 횟수를 줄이고자 한다. 참조 기반 희생 캐쉬는 1차 캐쉬에서 교체되는 데이타 중에서 프로세서에 의해 많이 참조되었던 데이타만을 골라서 할당한다. 교체 기반 희생 캐쉬는 1차 캐쉬에서 교체되는 데이타 중에서 충돌 미스가 자주 발생하는 위치에 할당되었던 데이타만을 골라서 할당한다. Wattch를 사용한 실험 결과 제안하는 구조는 기존의 희생 캐쉬 시스템보다 좋은 성능을 보일뿐 아니라, 전력 효율성도 높음을 알 수 있다. We propose a system aimed at achieving high energy-delay efficiency by using adaptive victim caches. Particularly, we investigate methods to improve the hit rates in the first level of memory hierarchy, which reduces the number of accesses to mort power consuming memory structures such as L2 cache. Victim cache is a memory element for reducing conflict misses in a direct-mapped L1 cache. We present two techniques to fill the victim cache with the blocks that have higher probability to be re-reqeusted by processor. Hit-based victim cache ks tilled with the blocks which were referenced frequently by processor. Replacement-based victim cache is filled with the blocks which were evicted from the sets where block replacements had happened frequently According to our simulations, replacement-based victim cache scheme outperforms the conventional victim cache scheme about $2\%$ on average and refutes the power consumption by up to $8\%$.

신경망의 분석을 통한 방향 정보를 내포하는 분기 예측 기법

곽종욱,김주환,전주식,Kwak Jong Wook,Kim Ju-Hwan,Jhon Chu Shik 대한전자공학회 2005 電子工學會論文誌-CI (Computer and Information) Vol.42 No.1

파이프라인과 슈퍼스칼라 방식 그리고 동적 스케줄링 기법이 일반화된 시스템 구조 하에서, 분기 명령어에 대한 분기 예측 정확도는 프로세서 입장에서 뿐만 아니라 시스템 전체적인 성능에 있어서 큰 영향을 미친다. 이는 분기 예측이 실패했을 경우 잘못된 분기 예측으로 인한 페널티가 발생하기 때문이며, 이러한 페널티는 파이프라인의 길이가 깊어지고 더욱 많은 수의 명령어가 동시에 실행되는 환경일수록 더 큰 값을 가진다. 본 논문에서는 분기 예측의 정확도를 높이기 위해서, 분기 예측과 관련된 신경망을 구축하여 이론 통해 분기 예측에 필요한 각 요소별 가중치의 경향을 분석한다. 그 결과, 높은 가중치를 가지는 구성 요소를 기존의 분기 예측 기법에 추가시킨 새로운 형태의 분기 예측 기법을 제안한다. 제안된 새로운 기법은 실행 구동방식의 시뮬레이터인 Simple Scalar를 통하여 모의실험 되었으며, 실험 결과 본 논문에서 제시한 "분기 명령어의 방향 정보를 내포하는 새로운 기법(direction-gshare)"이 기존의 gshare 기법과 비교하여 동일한 하드웨어 복잡도를 가지면서도 일반적인 Bimodal 기법이나 이단계 적응형 분기 예측 기법 혹은 그의 변형인 gshare 기법에 비하여 분기 예측의 정확도가 최대 4.1%, 평균 1.5% 더 우수한 결과를 보였으며, 최적의 방향 정보 내포량에 대해서는 최대 11.8%, 평균 3.7%의 성능 향상을 보였다. In the pursuit of ever higher levels of performance, recent computer systems have made use of deep pipeline, dynamic scheduling and multi-issue superscalar processor technologies. In this situations, branch prediction schemes are an essential part of modem microarchitectures because the penalty for a branch misprediction increases as pipelines deepen and the number of instructions issued per cycle increases. In this paper, we propose a novel branch prediction scheme, direction-gshare(d-gshare), to improve the prediction accuracy. At first, we model a neural network with the components that possibly affect the branch prediction accuracy, and analyze the variation of their weights based on the neural network information. Then, we newly add the component that has a high weight value to an original gshare scheme. We simulate our branch prediction scheme using Simple Scalar, a powerful event-driven simulator, and analyze the simulation results. Our results show that, compared to bimodal, two-level adaptive and gshare predictor, direction-gshare predictor(d-gshare. 3) outperforms, without additional hardware costs, by up to 4.1% and 1.5% in average for the default mont of embedded direction, and 11.8% in maximum and 3.7% in average for the optimal one.

32비트 RISC 마이크로 프로세서의 논리 설계

김형식(Hyong Shik Kihm),최종필(Jong PiI Choi),전주식(Chu Shik Jhon) 한국정보과학회 1989 한국정보과학회 학술발표논문집 Vol.16 No.1

본 논문은 최근 수행된 32비트 RISC 마이크로 프로세서의 논리 설계에 대하여 설명한다. 본 프로세서는 SPARC 마이크로 프로세서와의 완전한 호환성을 가지도록 설계되었으며, 논리 시뮬레이터를 사용하여 검증되었다. 따라서 동작성이라는 입장에서는 SPARC 마이크로 프로세서상에서 응용되는 모든 프로그램이 어떤 수정없이도 본 프로세서에서 수행될 수 있다.

I-구조 데이타 캐쉬가 프레임 기반 다중스레드 모델의 성능에 미치는 영향

김형식(Hyong-Shik Kim),하순회(Soonhoi Ha),전주식(Chu Shik Jhon) 한국정보과학회 1997 정보과학회논문지 : 시스템 및 이론 Vol.24 No.11

다중스레드 모델에서는 프로세서가 원격 메모리 참조에 필요한 지연시간(latency) 동안 결과를 기다리게 하는 대신 다른 스레드로 제어를 옮겨 수행을 계속하기 때문에, 원격 메모리에 저장된 I-구조 데이타를 캐쉬에 저장할 때 기대할 수 있는 성능 향상의 정도는 일반적인 데이타 캐쉬에 비하여 훨씬 작을 것으로 예상된다. 본 논문에서는 프레임 기반 다중스레드 모델에서 I-구조 데이타의 특성에 적합한 캐쉬 구조와 I-구조 연산의 구현 방법에 대하여 제안하고, 지연시간 감내 성질(latency tolerating property)에도 불구하고 I-구조 데이타 캐쉬가 프로그램 수행 시간을 감소시킬 수 있음을 보인다. 실험 결과의 분석에 의하면, 프레임 기반 다중스레드 모델의 성능에 대한 I-구조 데이타 캐쉬의 영향 중에서 가장 중요한 것은 프레임 병렬성의 향상이다. 이것은 프로세서들에게 지연시간을 감내하는데 필요한 대체 작업을 충분히 공급함으로써 다중스레드 모델의 효율을 증가시키고 수행 시간을 단축시킨다. In multithreaded model, the processor does not wait for the response with a long latency on a remote memory access, but can still continue the computation by rapidly switching to a ready-to-run thread. Therefore, caching I-structure data kept in remote memory is expected to have less beneficial effect on the performance than caching ordinary data. In this paper, we propose an organization and an operation scheme of an I-structure data cache for frame-based multithreading, and show that the proposed I-structure data cache could improve the overall performance in spite of latency tolerating property of multithreaded model. The analysis on the simulation results reveals that the most important effect of I-structure data cache on the performance of frame-based multithreaded model is the enhancement of frame parallelism. That improves the efficiency of the model by supplying alternative works enough to tolerate the latency, and thus reduces the execution time.

다중스레드 프로세싱에서의 프레임 동기화 비용의 최소화

김형식(Hyong Shik Kim),하순회(Soonhoi Ha),전주식(Chu Shik Jhon) 한국정보과학회 1995 정보과학회논문지 : 시스템 및 이론 Vol.22 No.12

다중스레딩 기법은 다른 수행가능한 스레드로의 빠른 전환을 통하여 메모리 혹은 프로세서간 통신으로 인한 지연을 허용하기 때문에, 병렬처리 구조에 적합하다. 대부분의 기존 프로세서들이 load-store 구조를 취한다는 점에서, 프레임 동기화 오버헤드는 다중스레딩 구조, 특히 컴파일러 제어형태의 다중스레딩 구조에서 중요한 성능요소이다. 본 논문에서는 확률적 스레드작업모델을 사용하여 다중스레드 프로그램을 퀀텀 범위에서 분석하고, 새로 도입된 퀀텀 경계 동기화 기법과 원래의 스레드 경계 동기화 기법을 결합하여 다중스레딩에서의 전체 프레임 동기화 비용을 줄이는 방법을 제안한다. 실험결과에 의하면, 동기화 비용은 프로그램의 특성에 따라 최소 11퍼센트에서 최대 68퍼센트가 감소하였다. Multithreading is an attractive alternative for parallel processing because it allows a processor to tolerate long latency due to memory or interprocessor communication by rapidly switching to a ready-to-run thread. Since most current processors are load-store machines, frame synchronization overhead in multithreaded processing is one of major factors affecting overall performance, especially in compiler-controlled multithreading. In this paper, we introduce the quantum-scope analysis on multithreaded programs using the probabilistic threaded work model, and suggest how to reduce the total synchronization cost by combining the new quantum-boundary synchronization with the original thread-boundary synchronization which is generally taken in compiler-controlled synchronization. The experiment results are very encouraging. The synchronization costs are reduced by a significant amount, ranging from 11 percents to 68 percents, depending on program characteristics.

고신뢰도 화자독립형 음성인식 시스템 개발

김병섭(Byung-Sup Kim),전주식(Chu-Shik Jhon) 한국정보과학회 1997 한국정보과학회 학술발표논문집 Vol.24 No.2Ⅱ

본 논문은 군용의 100 단어를 추출하여 이로부터 화자종속형 및 화자독립형의 음성인식기를 구현하여 성능을 비교 분석하였다. 기본 인식 단위는 한국어의 특성에 맞는 음절을 이용하여 단어의 확장성을 용이하도록 하였고 인식 모델은 HMM을 사용하였다. 학습 방법으로는 기존의 자동 학습 방법인 segmental K-means방법에 인식률을 높이기 위해 CT(Corrective Training) 방법을 도입하였다. 화자의 독립성을 완전하게 보장하기 위해서는 많은 사람으로부터 데이타를 획득하여 학습하여야 하지만, 본 논문에서는 13명의 남성 화자를 사용하였다.

공유메모리 다중 프로세서 시스템에서 메모리 모델에 따른 쓰기캐쉬의 성능평가

이재범(Jae Bum Lee),전주식(Chu Shik Jhon) 한국정보과학회 1997 한국정보과학회 학술발표논문집 Vol.24 No.2Ⅳ

캐쉬메모리를 사용하는 공유메모리 다중 프로세서 시스템에서는 캐쉬일관성 유지프로토콜을 통하여 데이타에 대한 일관성을 유지한다. 이 때, 쓰기명령들의 전역적 순서를 유지하기 위하여 사용하는 쓰기정책에 따라서 시스템의 성능이 제한받을 수가 있게 되는데, 대표적으로 사용되는 쓰기무효화정책의 경우 공유된 데이타를 무효화시키게 되므로, 캐쉬 실패율의 증가현상이 나타나게 된다. 쓰기캐쉬는 프로세서에서 발생한 쓰기명령들에 의해 수정된 캐쉬라인을 저장하는 별도의 캐쉬로서 쓰기정책에 의한 성능감소를 막으려는 목적으로 제안되었다. 특히 쓰기무효화정책에서는 쓰기무효화를 지연시킴으로써 거짓공유(false sharing)에 의한 무효화를 줄이고 동시에 같은 캐쉬라인에 대한 복수개의 쓰기명령들을 합쳐서 하나의 트랜잭션으로 처리하므로, 캐쉬성공률을 증가시킴과 동시에 같은 캐쉬라인에 대한 복수개의 쓰기명령들을 합쳐서 하나의 트랜잭션으로 처리하므로, 캐쉬성공률을 증가시킴과 동시에 상호연결망상의 부하를 감소시키게 된다. 그런데, 쓰기캐쉬는 동기화 지연시간을 증가시키게 되어 시스템의 성능을 악화시킬 우려를 가지고 있다. 본 논문에서는 쓰기캐쉬의 성능을 다양한 메모리모델하에서 평가함으로써 쓰개캐쉬의 유용성에 대해 분석하고자 한다. 약화된 메모리 모델로는 프로세서 일관성 모델, 약성 일관성 모델, 연성 일관성 모델 등이 있다. 해석적 모델링과 모의실험을 통하여 분석한 결과, 응용프로그램의 동기화특성에 따라 성능향상에 영향을 받음을 알 수 있었으며, 메모리모델에 의하여 프로세서가 요구하는 메모리명령들의 동시성(concurrency)이 증가함에 따라 쓰기캐쉬가 시스템의 성능을 감소시킬 수도 있음을 확인하였다.

계층버스에 기반한 분산 공유 메모리 다중처리기 시스템의 메모리 접근 유형에 따른 성능 분석

서효중(Hyo-Joong Suh),전주식(Chu Shik Jhon) 한국정보과학회 1997 한국정보과학회 학술발표논문집 Vol.24 No.2Ⅳ

계층 버스를 이용한 분산 공유 메모리 다중처리기 시스템은 단일버스 시스템의 단순성을 이용하며 계층버스를 이용하여 확장성을 갖춘 시스템으로 많이 사용되고 있다. 이러한 분산 공유 메모리 시스템은 메모리를 분산하여 구성함으로서 지역 메모리 접근을 유도하여 평균 메모리 접근 시간을 줄이며 프로세서와 메모리의 추가에 따라 메모리 대역 폭을 높일 수 있는 구조로서 그로 인하여 중앙 집중형 메모리 시스템에 비하여 높은 성능을 얻을 수 있다. 이러한 시스템의 성능에 가장 큰 영향을 끼치는 요소는 원격 메모리 접근으로서 이는 지역메모리 접근에 비하여 상대적으로 많은 시스템 자원을 소모하며 긴 시간이 걸리기 때문이다. 본 논문에서는 계층 버스를 이용한 분산 공유 메모리 다중처리기 시스템을 MINT 시뮬레이터를 이용하여 모델링하고 시뮬레이션 하였다. 시뮬레이션 결과에 의하면 시스템 성능은 원격 메모리 접근시의 버스 지연 시간에 의하여 성능이 제한되었으며 원격 메모리 접근시의 버스 지연을 줄임에 따라 선형적인 성능의 개선을 얻을 수 있음을 보일 수 있었다.

공유메모리 다중프로세서 시스템의 다중 프로그래밍 모의실험 기법

최효진(Hyo Jin Choi),전주식(Chu Shik Jhon) 한국정보과학회 2003 정보과학회논문지 : 시스템 및 이론 Vol.30 No.3·4

The performance of a shared memory multiprocessor system is dependent on the system software such as scheduling policy as well as hardware system. Most of existing simulators, however, do not support simulation for multi-programmed environment because they can execute only a single benchmark application at a time. We propose a multi-programmed simulation method on a program-driven simulator, which enables the concurrent executions of multiple parallel workloads contending for limited system resources. Using the proposed method, system developers can measure and analyze detailed effects of resource conflicts among the concurrent applications as well as the effects of scheduling policies on a program-driven simulator. As a result, the proposed multi-programmed simulation provides more accurate and realistic performance projection to design a multiprocessor system. 공유메모리 다중프로세서 시스템의 성능은 하드웨어 구조 뿐 아니라 운영체제의 프로세서 스케줄링 정책 등과 같은 소프트웨어에 의해 큰 영향을 받는다. 하지만, 현재 많이 사용되는 대부분의 모의실험기들은 하나의 벤치마크 응용프로그램의 수행만을 지원하기 때문에 다중 프로그래밍 환경에 대한 모의실험이 불가능하다. 본 논문은 복수개의 응용프로그램들이 프로세서와 기타 시스템 자원을 공유하며 경쟁하는 다중 프로그래밍 환경에 대한 모의실험을 프로그램 구동형 모의실험 환경 하에서 구현하는 기법을 제안한다. 제안하는 기법은 실제 수행환경에 근접한 모의실험을 가능하게 하며, 이를 통해 제한된 시스템 자원에 대한 공유와 충돌의 영향을 자세하게 분석할 수 있다. 또한, 스케줄링 정책의 구현과 분석을 가능하게 함으로써 시스템 구조에 맞는 최적의 정책을 수립할 수 있도록 한다.