WLAN용 10bit 210MHz CMOS D/A 변환기 설계

조현호,윤광섭,Cho, Hyun-Ho,Yoon, Kwang-Sub 대한전자공학회 2005 電子工學會論文誌-TC (Telecommunications) Vol.42 No.11

본 논문은 WLAN에 이용되는 상위 6비트 온도계 코드의 전류원 셀 매트릭스와 중간 2비트 온도계 코드의 전류원, 그리고 하위 2비트 이진 가중치 코드의 서브 블록으로 구성된 10비트 210MHz의 CMOS 전류구동 디지털-아날로그 데이터 변환기(DAC)을 설계하였다. 제안된 새로운 글리치 억제회로는 입력된 신호의 교차되는 위치를 조절함으로써, 글리치 에너지를 최소화하도록 설계하였다. 또한 제안된 10비트 DAC는 CMOS $0.35{\mu}m$ 2-poly 4-metal 공정을 이용하여 설계하였으며, 유효 칩 면적은 5mm2이다. 제안된 10비트 DAC 칩의 측정결과, 변환속도는 210MHz, DNL/INL은 각각 ${\pm}0.7LSB/{\pm}1.1LSB$이며, 글리치 에너지는 $76pV{\cdot}sec$이고, SNR은 50dB, SFDR은 53dB((a)200MHz), 전력소비는 83mW((a)3.3V)로 측정되었다. This paper describes a 10-bit 210MHz CMOS current-mode Digital-to-Analog Converter (DAC) consisting of 6 bit MSB current cell matrix Sub-DAC, 2 bit mSB unary current source Sub-DAC, and 2 bit LSB binary weighting Sub-DAC for Wireless LAN application. A new deglitch circuit is proposed to control a crossing point of signals and minimize a glitch energy. The proposed 10-bit CMOS current mode DAC was designed by a $0.35{\mu}m$ CMOS double-poly four-metal technology rate of 210MHz, DNL/INL of ${\pm}0.7LSB/{\pm}1.1LSB$, a glitch energy of $76pV{\cdot}sec$, a SNR of 50dB, a SFDR of 53dB at 200MHz sampling clock and power dissipation of 83mW at 3.3V

A Parallel Algorithm for Circuit Extraction

尹廣燮(Kwang-Sub Yoon),李弼奎(PhIll-Kyu Rhee) 대한전기학회 1995 전기학회논문지 Vol.44 No.10

12비트 CMOS 전류 셀 매트릭스 D/A 변환기 설계

류기홍,윤광섭,Ryu, Ki-Hong,Yoon, Kwang-Sub 대한전자공학회 1999 電子工學會論文誌, C Vol.c36 No.8

This paper describes a 12bit CMOS current cell matrix D/A converter which shows a conversion rate of 65MHz and a power supply of 3.3V. Designed D/A converter utilizes current cell matrix structure with good monotonicity characteristic and fast settling time, and it is implemented by using the tree structure bias circuit, the symmetrical routing method with ground line and the cascode current switch to reduce the errors of the conventional D/A converter caused by a threshold voltage mismatch of current cells and a voltage drop of the ground line. The designed D/A converter was implemented with a $0.6{\mu}m$ CMOS n-well technology. The measured data shows a settling time of 20ns, a conversion rate of 50 MHz and a power dissipation of 35.6mW with a single power supply of 3.3V. The experimental SNR, DNL, and INL of the D/A converter is measured to be 55dB, ${\pm}0.5LSB$, and ${\pm}2LSB$, respectively. 본 논문에서는 12비트의 해상도와 65MHz의 변환속도를 가지면서 단일 3.3V의 공급전압으로 동작하는 전류 셀 매트릭스 구조의 CMOS D/A 변환기를 제안하였다. 설계된 CMOS D/A 변환기는 우수한 단조증가성과 빠른 정착시간을 가지는 전류 셀 매트릭스 구조의 장점을 이용하면서 기존의 D/A 변환기의 전류셀 간의 문턱전압의 부정합과 접지선의 전압 강하에 의한 오차를 감소시키기 위해 트리 구조 바이어스 회로, 대칭적 접지선 연결, 캐스코드 전류 스위치를 사용하여 구현되었다. 설계된 전류 셀 매트릭스 12비트 D/A 변환기를 $0.6{\mu}m$ CMOS n-well 공정을 이용하여 제작하였다. 제작된 DAC칩을 +3.3V 단일 공급전원을 이용하여 측정한 결과, 정착시간이 20nsec로써 50MHz의 변환속도와 35.6mW의 전력소모를 나타내었다. 또한 측정된 SNR, DNL은 각각 55 dB, ${\pm}0.5LSB$,${\pm}2LSB$를 나타내었다.

전류모드 CMOS에 의한 다치 연산기 구현에 관한 연구

성현경,윤광섭,Seong, Hyeon-Kyeong,Yoon, Kwang-Sub 대한전자공학회 1999 電子工學會論文誌, C Vol.c36 No.8

본 논문에서는 $GF(p^m)$상에서 두 다항식의 가산 및 승산 알고리즘을 제시하였고, 가산 및 승산 알고리즘을 수행하는 전류 모드 CMOS에 의한 $GF(4^3)$상의 직렬 입력-병렬 출력 모듈 구조의 4치 연산기를 구현하였다. 제시된 전류 모드 CMOS 4치 연산기는 가산/승산 선택 회로, mod(4) 승산 연산 회로, mod(4) 가산 연산 회로를 2개 연결하여 구성한 MOD 연산회로, mod(4) 승산 연산 회로와 동일하게 동작하는 원시 기약 다항식 연산 회로에 의해 구현하였으며, PSpice 시뮬레이션을 통하여 이 회로들에 대하여 동작 특성을 보였다. 제시된 회로들의 시뮬레이션은 $2{\mu}m$ CMOS 기술을 이용하고, 단위 전류를 $15{\mu}A$로 하였으며, VDD 전압은 3.3V을 사용하였다. 본 논문에서 제시한 전류 모드 CMOS의 4치 연산기는 회선 경로 선택의 규칙성, 간단성, 셀 배열에 의한 모듈성의 이점을 가지며, 특히 차수 m이 증가하는 유한체상의 두 다항식의 가산 및 승산에서 확장성을 가지므로 VLSI화 실현에 적합할 것으로 생각된다. In this paper, the addition and the multiplicative algorithm of two polynomials over finite field $GF(p^m)$ are presented. The 4-valued arithmetic processor of the serial input-parallel output modular structure on $GF(4^3)$ to be performed the presented algorithm is implemented by current mode CMOS. This 4-valued arithmetic processor using current mode CMOS is implemented one addition/multiplication selection circuit and three operation circuits; mod(4) multiplicative operation circuit, MOD operation circuit made by two mod(4) addition operation circuits, and primitive irreducible polynomial operation circuit to be performing same operation as mod(4) multiplicative operation circuit. These operation circuits are simulated under $2{\mu}m$ CMOS standard technology, $15{\mu}A$ unit current, and 3.3V VDD voltage using PSpice. The simulation results have shown the satisfying current characteristics. The presented 4-valued arithmetic processor using current mode CMOS is simple and regular for wire routing and possesses the property of modularity. Also, it is expansible for the addition and the multiplication of two polynomials on finite field increasing the degree m and suitable for VLSI implementation.

서미스터를 이용하여 출력 전압 리플을 향상시킨 히스테리틱 벅 변환기

이동훈,윤광섭,Lee, Dong-Hun,Yoon, Kwang-Sub 한국전기전자학회 2014 전기전자학회논문지 Vol.18 No.1

본 논문에서는 출력 리플 전압을 온도에 따라 개선시킬 수 있는 서미스터를 이용한 히스테리틱 벅 변환기를 제안한다. 회로가 민감 할 수 있는 높은 온도에서는 두 비교 전압을 비교적 크게 결정하지만, 회로가 안정적으로 동작 할 수 있는 온도에서는 두 비교 전압을 작게 결정하여, 출력 리플 전압을 최소화 시킨다. 모의실험결과는 출력 리플 전압을 30mV이상 감소시켰으며, 로드 레귤레이션은 0.011mV/mA 이다. 제안하는 회로는 빠른 응답과 저 전력이 요구되는 디지털 회로를 구동하는 전원 관리 회로로서 활용되기 적합하다. This paper suggest hysteretic buck converter using thermistor that can improve output ripple voltage according to temperature to improve. In case of high temperature where circuit is sensitive, it decides two comparable voltages high. And, in case of non-high temperature where circuit is stable, it decides two comparable voltages low, then it minimizes output ripple voltage. simulation result what is included in this paper describe that output ripple voltage is reduced more than 30mV by using suggested converter, and load regulation was 0.011mV/mA. Suggested circuit is suitable to power managing circuit that operate digital circuit requiring fast response and low power.

WLAN을 위한 5.2GHz/2.4GHz 이중대역 주차수 합성기의 설계

김광일,이상철,윤광섭,김석진,Kim, Kwang-Il,Lee, Sang-Cheol,Yoon, Kwang-Sub,Kim, Seok-Jin 한국통신학회 2007 韓國通信學會論文誌 Vol.32 No.1A

본 논문은 $0.18{\mu}m$ CMOS 공정으로 설계된 5.2GHz와 2.4GHz 이중 대역 무선 송수신기를 위한 주파수합성기를 제안한다. 2.4GHz 주파수는 스위치드 커패시터와 2분주기를 동작시켜서 발생시키고, 5.2GHz는 전압 제어 발진기의 출력 주파수로부터 직접 발생시키도록 설계하였다. 제안된 주파수합성기의 전체 전력소모는 25mW이며, 전압 제어 발진기의 전력소모는 3.6mW이다. 모의 실험된 주파수 합성기의 위상 잡음은 스위치드 커패시터 회로가 동작할 때, 200kHz 옵셋 주파수에서 -101.36dBc/Hz이고, 락킹 시간은 $4{\mu}s$이다. This paper presents a frequency synthesizer(FS) for 5.2GHz/2.4GHz dual band wireless applications which is designed in a standard $0.18{\mu}m$ CMOS1P6M process. The 2.4GHz frequency is obtained from the 5.2GHz output frequency of Voltage Controlled Oscillator (VCO) by using the Switched Capacitor (SC) and the divider-by-2. Power dissipations of the proposed FS and VCO are 25mW and 3.6mW, respectively. The tuning range of VCO is 700MHz and the locking time is $4{\mu}s$. The simulated phase noise of PLL is -101.36dBc/Hz at 200kHz offset frequency from 5.0GHz with SCA circuit on.

아날로그 CMOS 대역폭 가변 전류구동 저대역 통과 필터 설계에 관한 연구

玄宰燮(Jae-Sub Hyun),尹廣燮(Kwang-Sub Yoon) 대한전기학회 1996 전기학회논문지 Vol.45 No.11

점프탐색 알고리즘을 이용한 재구성가능 SAR/SS 하이브리드 ADC

오성광(Sung Kwang Oh),윤광섭(Kwang Sub Yoon) 대한전자공학회 2023 전자공학회논문지 Vol.60 No.6

8B/10B Encoder Design by Coding Table Reduction

신범석,김용우,윤광섭,강진구,Shin, Beom-Seok,Kim, Yong-Woo,Yoon, Kwang-Sub,Kang, Jin-Ku The Institute of Electronics and Information Engin 2008 電子工學會論文誌-CI (Computer and Information) Vol.45 No.4

본 논문은 기존의 8B/10B 코딩테이블을 축소하여 단순화 방법에 의한 8B/10B 인코더 설계를 제안하였다. 제안하는 방법은 기존의 코딩 테이블을 덧셈기를 이용하여 축소하고 디스패리티 제어 블록의 알고리즘을 수정하였다. 제안한 인코더를 로직 시뮬레이션 및 로직 합성을 진행하여 Magna CMOS $0.18{\mu}m$ 공정에서 최대 동작 속도는 343MHz와 칩 면적 $1886{\mu}m^2$의 결과를 얻을 수 있었다. This paper presents a design of 8B/10B encoder by the coding table reduction. The proposed encoder has reduced coding table modified disparity control block. Logic simulation and synthesis have been done for the proposed design. After synthesized using Magna CMOS $0.18{\mu}m$ process, the proposed design achieved the operating frequency of 343MHz and chip area of $1886{\mu}m^2$.

저 전력 10비트 플래시-SAR A/D 변환기 설계

이기윤(Gi-Yoon Lee),김정흠(Jeong-Heum Kim),윤광섭(Kwang-Sub Yoon) 한국통신학회 2015 韓國通信學會論文誌 Vol.40 No.4