파워 분배망을 고려한 디지털 회로 시스템의 설계와 분석

이상민,문규,위재경,Lee, Sang-Min,Moon, Gyu,Wee, Jae-Kyung 대한전자공학회 2004 電子工學會論文誌-SD (Semiconductor and devices) Vol.41 No.4

This paper presents the channel analysis considering power distribution network(PDN) system of PCB. For achieve the target PDN system we proposed the useful design approach for acquiring the characteristic target of power distribution network in overall frequency ranges. The proposed method is based on the hierarchical approach related to frequency ranges and the path-based equivalent circuit model to consider the interference of the current paths between the decoupling capacitors and the board through it is a lumped model for fast and easy calculation, experimental results show that the proposed model is almost as precise as the numerical analysis. The analysis of PDN system shows that although the effective inductance of package dominatly affects the power noise and the signal transfer through data channel, the board PDNs also can not be neglected for achieving the accurate channel signaling. Therefore, we must design concurrently the chip, package, and board from the initial spec design of high speed digital system. 이 논문은 PCB의 PDN(Power Distribution Network) 시스템을 고려한 채널 분석을 나타내었다. 설계자가 원하는 PDN 시스템을 설계하기 위하여, 전체 주파수 범위의 PDN이 요구하는 임피던스를 얻는 유용한 설계방법을 제안하였다. 제안된 방법은 주파수 영역과 관계된 계층적 배치 접관방식과 보트와 decoupling 커패시터 사이의 current 흐름의 간섭을 고려한 path-based equivalent 회로를 기본으로 하였다. 비록 빠르고 쉬운 계산을 위한 lumped model일지라도, 실험 결과는 제안된 모델이 numerical 분석처럼 거의 정확함을 보였다. PDN 시스텐의 분석은 패키지 인덕턴스가 파워 노이즈, 데이터 채널을 통한 신호 이동에 영향을 받는다는 것을 보여주고 있으나, 보드 PDN 또한 정확한 채널 신호를 위해 무시할 수 없다는 것을 보여준다. 따라서 설계자는 반드시 초고속 디지털 시스템의 첫 스팩 설계로부터 보드, 패키지, 칩 등을 동시에 디자인을 해야 한다.

고성능 시스템을 위한 클록 분배 방식 및 Coplanar 및 Microstrip 전송라인의 구조적 분석

박정근,문규,위재경,Park, Jung-Keun,Moon, Gyu,Wee, Jae-Kyung 대한전자공학회 2004 電子工學會論文誌-SD (Semiconductor and devices) Vol.41 No.4

고속 저전력 디지털 시스템을 위해 클록 스큐를 최소화하고 동적 파워 소모를 줄이는 새로운 클록 분배 방법을 제안하였다. 제안된 방법은 접힌 라인구조(FCL)과 위상 섞임 회로(phase blending circuit)을 이용하여 Zero-skew 특성을 갖는다. FCL에 적합한 라인 구조를 분석하기 위해, 마이크로 스트립과 코플라너 라인을 FCL형 클록 라인으로 분배되었다. 시뮬레이션 결과는 l0㎜ 떨어져 있는 두 리시버 사이의 최대 클록 스큐가 1㎓에서 10psec보다 적고 20㎜ 떨어져 있는 두 리시버 사이의 최대 클록 스큐는 1㎓에서 60 psec보다 작음을 보였다. 또한, 공정, 전압, 온도 변화에 무관하게 클록 신호들의 스큐가 변하지 않음을 알 수 있었다. A novol clock distribution scheme is proposed for high-speed and low-power digital system to minimize clock skew and reduce dynamic power consumption. This scheme has ideal zero-skew characteristic by using folded clock lines (FCL) and phase blending circuit. For analyzing suitable line structures to FCLs, microstrip line and coplanar line are placed with folded clock lines. Simulation results show that the maximum clock-skew between two receivers located 10mm apart is less than lops at 1㎓ and the maximum clock-skew between two receivers located 20mm apart is less than 60ps at 1㎓. Also the results show that the minimum skews of clock signals regardless of process, voltage, and temperature variation are invariant.

패키지후 프로그램을 이용 스큐 수정이 가능한 광범위한 잠금 범위를 가지고 있는 이중 연산 DLL 회로

최성일,문규,위재경,Choi, Sung-Il,Moon, Gyu,Wee, Jae-Kyung 대한전자공학회 2003 電子工學會論文誌-SD (Semiconductor and devices) Vol.40 No.6

이 논문에서는 1) 넓은 잠금 범위를 위한 이중 루프 동작과 2) 차세대 패키지 스큐 개선에 대한 전압 발생기와 안티퓨즈 회로를 사용한 프로그래머블 레프리카 딜레이, 두 가지 이점을 갖는 Delay Lock Loop(DLL)을 기술하였다. 이중 루프 동작은 차동 내부 루프 중 하나를 선택하기 위해 외부 클럭과 내부 클럭 사이의 초기 시간차에 대한 정보를 사용한다. 이를 이용하여 더 낮은 주파수로 DLL의 잠금 범위를 증가시킨다. 덧붙여서, 전압발생기와 안티퓨즈 회로를 사용한 프로그래머블 레프리카 딜레이의 결합은 패키지 공정 후에 온-오프 칩 변화로부터 발생하는 외부 클럭과 내부 클럭 사이에 스큐 제거를 해준다. 제안된 DLL은 0.16um 공정으로 제조되었고, 2.3v의 전원 공급과 42㎒ - 400㎒의 넓은 범위에서 동작한다. 측정된 결과는 43psec p-p 지터와 400㎒에서 52㎽를 소비하는 4.71psec 실효치(rms)지터를 보여준다. This paper describes a Delay Locked Loop (DLL) circuit having two advancements : 1) a dual loop operation for a wide lock-range and 2) programmable replica delays using antifuse circuitry and internal voltage generator for a post-package skew calibration. The dual loop operation uses information from the initial time-difference between reference clock and internal clock to select one of the differential internal loops. This increases the lock-range of the DLL to the lower frequency. In addition, incorporation with the programmable replica delay using antifuse circuitry and internal voltage generator allows for the elimination of skews between external clock and internal clock that occur from on and off-chip variations after the package process. The proposed DLL, fabricated on 0.16m process, operates over the wide range of 42MHz - 400MHz with 2.3v power supply. The measured results show 43psec peak-to-peak jitter and 4.71psec ms jitter consuming 52㎽ at 400MHz.

이중 층 파워 메탈구조의 상호 인덕터를 이용한 동시 스위칭 잡음 최소화 기법

이용하,강성묵,문규,Lee, Yong-Ha,Kang, Sung-Mook,Moon, Gyu 대한전자공학회 2002 電子工學會論文誌-SD (Semiconductor and devices) Vol.39 No.6

동시 스위칭 잡음(SSN: Simultaneous Switching Noise)을 줄이기 위한 새로운 기법을 제안한다. 새롭게 제안하는 구조는 이중 층 파워 라인(DLPL: Dual Layer Power Line) 구조를 이용하여 실리콘 상에 상호 인덕터(mutual inductor)를 구현하여 SSN을 줄일 수 있다. 여기서 제안하는 DLPL은 상호 인덕터가 서로 가깝게 위치하여 커플링(coupling)을 높일 수 있으며 순간적인 많은 전류가 서로 반대 방향으로 동시에 흐르게 하여 두 파워 라인 사이에 상호 인덕턴스를 만들어 내며, 이러한 상호 인덕터는 스위칭 잡음을 줄이는 역할을 한다 SPICE 시뮬레이션을 통해 상호 인덕터의 커플링 계수(coupling coefficient)가 0.8 이상일 경우 이전에 보고된 해결 방안들과 비교할 때 63%까지 스위칭 잡음을 더욱 감소 시킬 수 있었다. 또한 이 DLPL 기법은 PCB 회로설계에」=적용시킬 수 있는 이점을 가지고 있다. A novel technique for minimization of simultaneous switching noise is Presented. Dual Layer Power Line (DLPL) structure i:; newly proposed for a possible silicon realization of a mutual inductor, with which an instant large current in the power line is half-divided flowing through two different, but closely coupled, layers in opposite directions. This mutual inductance between two power layers enables us to significantly reduce the switching noise. SPICE simulations show that with a mutual coupling coefficient higher than 0.8, the switching noise reduces by 63% compared to the previously reported solutions. This DLPL technique can also be applied to PCB artworks.

스택여파기를 이용한 형태학적 영상 윤곽선 검출기

유지상,김선용,문규,Yoo, Ji-Sang,Kim, Sun-Yong,Moon, Gyu 한국통신학회 1996 韓國通信學會論文誌 Vol.21 No.7

중앙값여파기의 일반화된 형태인 스택여파기의 이론을 써서 잡음으로 왜곡된 영상에서의 윤곽선 검출기를 연구하였다. 이 논문에서 제안된 추정값 차이기법(difference of estimates:DoE)은 충격성 잡음의 환경에서 매우 효율적인 기법으로 기존의 형태학적 접근 방법을 개선하였다고 할 수 있다. 이 기법에서는 잡음이 있는 영상에 스택필터를 사용하여 잡음이 없는 원영상의 불림 영상(diated version)과 녹임 영상(eroded version)을 최적으로 추정한다. 그 결과로 얻어진 추정 영상의 차이에 적절한 문턱값 연산을 적용하여 윤곽선을 얻을 수 있다. 이 기법을 써서 얻은 결과는 가산상 정규 잡음의 경우에는 Canny의 기법을 이용하여 얻은 결과와 상응하는 성능을 갖고, 충격성 잡음의 경우에는 훨씬 좋은 성능을 보여준다. The theory of stack filtering, which is a generalization of median filtering, is used to the detection of intensity edges in noisey images. The proposed approach, called the Difference of Estimates(DoE) approach, is a new formulation of a morphological scheme which has been very sensitive to impulse noise. In this approach, stack filters are applied to a noisy image to obtain local estimates of the dilated and eroded versions of the noise-free image. Thresholding the difference between these two estimates yields the binary edge map. We find that this approach yields results comparable to those obtained with the Canny operator for images with additive Gaussian noise, burt works much better when the noise is impulsive.

622Mbps급 광 통신망용 버스트모드 클럭/데이터 복원회로 설계

문성용(Sung-Young Moon),이성철(Sung-Chul Lee),문규(Gyu Moon) 대한전자공학회 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.2

본 논문에서는 빠른 Acquisition time을 갖는 새로운 구조의 수동형 광 통신망에서 쓰이는 버스트 모드 수신기용 622Mbps급 클럭/데이터 복원회로를 제안하고, 이를 구현하였다. 제안된 회로는 CDR(Clock and Data Recovery) 블록과 PLL(Phase Locked Loop) 블록으로 나뉘며, CDR 블록은 클럭이 입력 데이터에 연동되어 지터가 내제된 입력 데이터에도 항상 최적의 샘플링 시점을 갖도록 설계하였다. PLL블록은 Multi-phase generation VCO를 통해 위상이 서로 다른 8개의 클럭을 CDR블록에 제공한다. 제안된 회로는 0.35㎛ CMOS 공정을 이용하여 설계 및 레이아웃을 하였고, 시뮬레이션을 위해 2?-1 PRBS 입력데이터를 사용하였다. 시뮬레이션 결과 Peak-to-Peak 지터는 17ps의 복원된 데이터 지터 특성을 가지며, 입력된 데이터는 손실없이 복원하는 것을 확인하였다. In this paper, a novel 622Mbps burst-mode clock and data recovery (CDR) circuit is proposed for passive optical network (PON) applications. The CDR circuit is composed of CDR(Clock and Data Recovery) block and PLL(Phase Locked Loop) block. Lock dynamics is accomplished on the first data transition and data are sampled in the optimal point. The CDR circuit is realized in 0.35㎛ CMOS process technology. With input pseudo-random bit sequences(PRBS) of 2?-1, the simulations show 17ps peak-to-peak retimed data jitter characteristics. The experimental results show that the proposed CDR circuits are operating as expected, recovering an incoming 622Mbps burst-mode input data without errors.

Dynamic-Voltage/Frequency-Scaling 알고리즘에서의 다중 인가 전압 조절 시스템 용 High-speed CMOS Level-Up/Down Shifter

임지훈,하종찬,위재경,문규,Lim Ji-Hoon,Ha Jong-Chan,Wee Jae-Kyung,Moon Gyu 대한전자공학회 2006 電子工學會論文誌-SD (Semiconductor and devices) Vol.43 No.6

SoC(System-On-Chip) 시스템에서 초 저전력 시스템을 구현하기 위한 dynamic voltage and frequency scaling (DVFS)알고리즘에 사용될 시스템 버스의 다중 코어 전압 레벨을 생성해주는 새로운 다계층(multi-level) 코어 전압용 high-speed level up/down Shifter 회로를 제안한다. 이 회로는 내부 회로군과 외부 회로군 사이에서 서로 다른 전압레벨을 조정 접속하는 I/O용 level up/down shifter interface 회로로도 동시에 사용된다. 제안하는 회로는 인터페이스 접속에서 불가피하게 발생하는 속도감쇄와 Duty Ratio 불안정 문제를 최소화하는 장점을 갖고 있다. 본 회로는 500MHz의 입력 주파수에서 $0.6V\sim1.6V$의 다중 코어 전압을 각 IP들에서 사용되는 전압레벨로, 또는 그 반대의 동작으로 서로 Up/Down 하도록 설계하였다 그리고 제안하는 I/O 용 회로의 level up shifter는 500MHz의 입력 주파수에서 내부 코어 용 level up shifter의 출력전압인 1.6V를 I/O 전압인 1.8V, 2.5V, 3.3V로 전압레벨을 상승 하도록 설계하였으며, level down shifter는 반대의 동작으로 1Ghz의 입력 주파수에서 동작하도록 설계하였다. 시뮬레이션 및 결과는 $0.35{\mu}m$ CMOS Process, $0.13{\mu}m$ IBM CMOS Process 와 65nm CMOS model 변수를 이용한 Hspice를 통하여 검증하였다. 또한, 제안하는 회로의 지연시간 및 파워소모 분석과 동작 주파수에 비례한 출력 전압의 Duty ratio 왜곡에 대한 연구도 하였다. We proposed a new High-speed CMOS Level Up/Down Shifter circuits that can be used with Dynamic Voltage and Frequency Scaling(DVFS) algorithm, for low power system in the SoC(System-on-Chip). This circuit used to interface between the other voltage levels in each CMOS circuit boundary, or between multiple core voltage levels in a system bus. Proposed circuit have advantage that decrease speed attenuation and duty ratio distortion problems for interface. The level up/down shifter of the proposed circuit designed that operated from multi core voltages$(0.6\sim1.6V)$ to used voltage level for each IP at the 500MHz input frequency The proposed circuit supports level up shifting from the input voltage levels, that are standard I/O voltages 1.8V, 2.5V, 3.3V, to multiple core voltage levels in between of $0.6V\sim1.6V$, that are used internally in the system. And level down shifter reverse operated at 1Ghz input frequency for same condition. Simulations results are shown to verify the proposed function by Hspice simulation, with $0.6V\sim1.6V$ CMOS Process, $0.13{\mu}m$ IBM CMOS Process and $0.65{\mu}m$ CMOS model parameters. Moreover, it is researched delay time, power dissipation and duty ration distortion of the output voltage witch is proportional to the operating frequency for the proposed circuit.

수동 광 가입자망에서의 위상고정루프를 이용한 버스트모드 클럭/데이터 복원회로

이성철(Sung-Chul Lee),문성용(Sung-Young Moon),문규(Gyu Moon) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.4

본 논문에서는 Instantaneous locking 특성을 갖는 새로운 구조의 수동형 광가입자망용 622Mbps급 버스트모드 클럭/데이터 복원회로를 제안하고, 이를 구현하였다. 이 회로는 고속 클럭신호를 발생하는 위상고정루프 와 버스트모드에서의 클럭/데이터 복원회로 두 개의 블럭으로 구성되어 있다. 클럭/데이터 복원회로 에서는 위상고정루프의 클럭을 지연소자를 통해 7개의 서로 다른 클럭신호로 발생시킨다. 이 경우 광가입자망에 지터를 가지고 있는 신호가 입력되어도 항상 데이터의 중앙에 클럭이 정렬되도록 조정하여 최적의 샘플링 시점에서 데이터를 복원하게 된다. 제안한 구조에 대한 검증을 위하여 0.35um n-well CMOS 공정을 이용하여 회로의 동작을 확인하였다. In this paper, a novel 622Mbps burst-mode clock and data recovery (CDR) circuit is proposed for passive optical network (PON) applications. The CDR circuits are implemented with 0.35um CMOS process technology. Locking dynamics is accomplished with instantaneous feature and data are sampled at an optimal timing. This is realized by seven different delay configurations, which are generated from precisely-controlled delay buffers. The experimental results show that the proposed CDR circuits are operating as expected, recovering an incoming 622Mbps burst-mode input data without errors.

불확실한 비선형 시스템의 수동성에 대한 연구

宋省鎬(Seong-Ho Song),金点根(Jeom-Keun Kim),文圭(Gyu Moon) 대한전기학회 1996 전기학회논문지 Vol.45 No.5

근력을 포함한 가상환경하에서 사용자가 느끼는 무게감에 관한 분석

김필주 ( Pil Joo Kim ),남기선 ( Ki Seon Nam ),심송용 ( Song Yong Sim ),문규 ( Gyu Moon ),송창근 ( Chang Geun Song ) 한국감성과학회 2002 감성과학 Vol.5 No.1