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          4K UHD급 H.264/AVC 복호화기를 위한 4×4 블록 병렬 보간 움직임보상기 아키텍처 설계

          이경호,공진흥,Lee,,Kyung-Ho,Kong,,Jin-Hyeung 대한전자공학회 2013 전자공학회논문지 Vol.50 No.11

          In this paper, we proposed a $4{\times}4$ block parallel architecture of interpolation for high-performance H.264/AVC Motion Compensation in 4K UHD($3840{\times}2160$) video real time processing. To improve throughput, we design $4{\times}4$ block parallel interpolation. For supplying the $9{\times}9$ reference data for interpolation, we design 2D cache buffer which consists of the $9{\times}9$ memory arrays. We minimize redundant storage of the reference pixel by applying the Search Area Stripe Reuse scheme(SASR), and implement high-speed plane interpolator with 3-stage pipeline(Horizontal Vertical 1/2 interpolation, Diagonal 1/2 interpolation, 1/4 interpolation). The proposed architecture was simulated in 0.13um standard cell library. The maximum operation frequency is 150MHz. The gate count is 161Kgates. The proposed H.264/AVC Motion Compensation can support 4K UHD at 72 frames per second by running at 150MHz. 본 연구에서는 4K UHD($3840{\times}2160$) 영상을 실시간 복호화하기 위한 $4{\times}4$ 블록 병렬 보간 H.264/AVC 움직임보상기를 제안한다. 연산처리 성능을 향상시키기 위해 보간 연산을 $4{\times}4$ 블록 단위로 병렬화시켰으며, 병렬 보간 연산에서 필요한 메모리 대역폭을 확장하기 위해 $9{\times}9$개의 메모리 어레이를 가진 2D 캐쉬 버퍼 구조를 설계하였다. 그리고 2D 캐쉬 버퍼는 검색영역 간 재사용 기법을 적용하여 참조화소의 중복저장을 최소화하였으며, $4{\times}4$ 블록 병렬 보간 필터는 3단(수평 수직 1/2부화소, 대각선 1/2부화소, 1/4부화소) 평면 보간 연산 파이프라인 구조로 설계하여 연산회로를 고속화시켰다. 0.13um 공정에서 시뮬레이션한 결과, 161K게이트의 H.264/AVC 움직임보상기는 동작주파수 150MHz에서 4K UHD급 동영상을 초당 72프레임으로 실시간 처리하는 성능을 보였다.

        • KCI등재

          UD(Ultra Definition) 동영상 실시간 처리를 위한 H.264/AVC CAVLC 병렬 아키텍처 설계

          고병수,공진흥,Ko,,Byung,Soo,Kong,,Jin-Hyeung 대한전자공학회 2013 전자공학회논문지 Vol.50 No.11

          본 연구에서는 UHD($3840{\times}2160$)영상을 실시간 처리하는 고성능 H.264/AVC CAVLC 부호화기를 설계하였다. 연산처리 성능을 높이기 위해 통계값 탐색 과정과 코드워드 부호화 과정을 각각 1사이클에 처리하도록 설계하였다. 통계값 탐색과정을 1사이클에 처리하기 위해 16개 계수들의 '0' 또는 '0'이 아님을 표시하는 비트열을 만들어 산술 및 논리연산을 통해 통계값을 한 번에 구하였다. 그리고 코드워드 부호화 과정을 1사이클에 처리하기 위해 레벨의 코드워드 길이를 결정하는 계수들과 임계값들과의 비교 연산을 동시에 처리함으로써 코드워드 부호화 과정의 재귀적 연산을 제거하였다. 제안하는 H.264/AVC 병렬 CAVLC 부호화기는 통계값 탐색 단계과 코드워드 부호화 단계로 나뉘는 2단 파이프라인 구조로 고속 병렬 연산 회로를 구현하였으며, 산술 연산을 적용하여 코드워드 부호화 테이블을 회로의 크기를 줄이고자 하였다. 0.13um 공정에서 시뮬레이션한 결과, 게이트 수는 33.4Kgates이며, 최대동작주파수 100MHz에서 UD 영상을 초당 100프레임으로 실시간 처리가 가능하다. In this paper, we propose high-performance H.264/AVC CAVLC encoder for UD video real time processing. Statistical values are obtained in one cycle through the parallel arithmetic and logical operations, using non-zero bit stream which represents zero coefficient or non-zero coefficient. To encode codeword per one cycle, we remove recursive operation in level encoding through parallel comparison for coefficient and escape value. In oder to implement high-speed circuit, proposed CAVLC encoder is designed in two-stage {statical scan, codeword encoding} pipeline. Reducing the encoding table, the arithmetic unit is used to encode non-coefficient and to calculate the codeword. The proposed architecture was simulated in 0.13um standard cell library. The gate count is 33.4Kgates. The architecture can support Ultra Definition Video ($3840{\times}2160$) at 100 frames per second by running at 100MHz.

        • KCI등재

          모바일 OIS 움직임 검출부의 손떨림 상태 검출 및 오차 보상을 위한 퍼지기반 알고리즘의 설계 및 구현

          이승권(Seung-Kwon Lee), 공진흥(Jin-Hyeung Kong) 대한전자공학회 2015 전자공학회논문지 Vol.52 No.8

          본 논문은 모바일 광학식 손떨림 보정(OIS) 움직임 검출부의 성능과 안정도를 높이기 위하여 퍼지기반 손떨림 상태 검출 및 오차 보상 알고리즘의 설계 및 구현을 기술한다. OIS 움직임 검출을 위한 자이로 센서 출력에는 소자의 고유 오차가 포함되어 있기 때문에 신속한 손떨림 보정과 안정적인 손떨림 상태 검출을 위해서 정확한 오차 보상이 요구된다. 본 연구에서는 퍼지 알고리즘을 기반으로 낮은 연산량을 통해서 손떨림 주파수에 대한 각도 및 위상 오차를 신속하게 줄여서 보정 성능을 개선하였다. 또한 손떨림 각도 크기에 따라 {정지, 작은 손떨림, 큰 손떨림, 팬/틸트} 등의 손떨림 상태를 적절히 구분해서 시스템의 안정성을 향상시켰다. 모바일 OIS 움직임 검출부를 위해 제안된 알고리즘의 성능 및 안정도를 실제 손떨림과 같은 2~12Hz 주파수 범위의 ±0.5˚, ±0.8˚ 손떨림 진동에 대해서 정량적 및 정성적 실험으로써 평가하였다. 실험결과를 통해서 기존 BACF/DCF 알고리즘과 비교해서 평균 3.71dB의 개선된 성능을 검증하였고, 4가지 손떨림 상태를 안정적으로 검출하는 동작을 확인하였다. This paper describes a design and implementation of fuzzy-based algorithm for hand-shake state detection and error compensation in the mobile optical image stabilization(OIS) motion detector. Since the gyro sensor output of the OIS motion detector includes inherent error signals, accurate error correction is required for prompt hand-shake error compensation and stable hand-shake state detection. In this research with a little computation overhead of fuzzy-based algorithm, the hand-shake error compensation could be improved by quickly reducing the angle and phase error for the hand-shake frequencies. Further, stability of the OIS system could be enhanced by the hand-shake states of {Halt, Little vibrate, Big vibrate, Pan/Tilt}, classified by subdividing the hand-shake angle. The performance and stability of the proposed algorithm in OIS motion detector is quantitatively and qualitatively evaluated with the emulated hand-shaking of ±0.5°, ±0.8° vibration and 2~12Hz frequency. In experiments, the average error compensation gain of 3.71dB is achieved with respect to the conventional BACF/DCF algorithm; and the four hand-shake states are detected in a stable manner.

        • KCI등재

          4K UHD급 H.264/AVC 복호화기를 위한 4×4 블록 병렬 보간 움직임보상기 아키텍처 설계

          이경호(Kyung-Ho Lee), 공진흥(Jin-Hyeung Kong) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.5

          본 연구에서는 4K UHD(3840×2160) 영상을 실시간 복호화하기 위한 4×4 블록 병렬 보간 H.264/AVC 움직임보상기를 제안한다. 연산처리 성능을 향상시키기 위해 보간 연산을 4×4 블록 단위로 병렬화시켰으며, 병렬 보간 연산에서 필요한 메모리 대역폭을 확장하기 위해 9×9개의 메모리 어레이를 가진 2D 캐쉬 버퍼 구조를 설계하였다. 그리고 2D 캐쉬 버퍼는 검색영역 간 재사용 기법을 적용하여 참조화소의 중복저장을 최소화하였으며, 4×4 블록 병렬 보간 필터는 3단(수평·수직 1/2부화소, 대각선 1/2부화소, 1/4부화소) 평면 보간 연산 파이프라인 구조로 설계하여 연산회로를 고속화시켰다. 0.13um 공정에서 시뮬레이션한 결과, 161K게이트의 H.264/AVC 움직임보상기는 동작주파수 150MHz에서 4K UHD급 동영상을 초당 72프레임으로 실시간 처리하는 성능을 보였다. In this paper, we proposed a 4×4 block parallel architecture of interpolation for high-performance H.264/AVC Motion Compensation in 4K UHD(3840×2160) video real time processing. To improve throughput, we design 4×4 block parallel interpolation. For supplying the 9×9 reference data for interpolation, we design 2D cache buffer which consists of the 9×9 memory arrays. We minimize redundant storage of the reference pixel by applying the Search Area Stripe Reuse scheme(SASR), and implement high-speed plane interpolator with 3-stage pipeline(Horizontal·Vertical 1/2 interpolation, Diagonal 1/2 interpolation, 1/4 interpolation). The proposed architecture was simulated in 0.13um standard cell library. The maximum operation frequency is 150MHz. The gate count is 161Kgates. The proposed H.264/AVC Motion Compensation can support 4K UHD at 72 frames per second by running at 150MHz.

        • KCI등재

          JPEG2000 이산웨이블릿변환의 컨볼루션기반 non-cascaded 아키텍처를 위한 pipelined parallel 최적화 설계

          이승권(Seung-Kwon Lee), 공진흥(Jin-Hyeung Kong) 대한전자공학회 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.7

          본 연구에서는 실시간 이산웨이블릿변환을 위한 컨볼루션기반 non-cascaded 구조를 구현하고자 병렬곱셈기-중간버퍼-병렬누적기의 고성능 병렬파이프라인 연산회로를 설계하였다. 이산웨이블릿변환의 컨볼루션 곱셈연산은 필터계수의 대칭성과 업/다운 샘플링이 고려된 최적화를 통해서 1/4정도로 감소시킬 수 있으며, 화상데이터와 다수 필터계수들 간의 곱셈과정을 LUT기반의 병렬계수 DA 곱셈기 구조로 구현하면 3~5배 고속연산처리가 가능하게 된다. 또한 컨볼루션의 곱셈결과를 중간버퍼에 저장하여 누적가산 과정에서 재사용하면 전체 곱셈연산량을 1/2로 감소시켜 연산전력을 절약시킬 수 있다. 중간버퍼는 화상데이터와 필터계수들의 곱셈결과값들을 컨볼루션의 누적가산 과정을 위해 정렬시켜 저장하게 되는데, 이때 병렬누적가산기의 고속 순차검색을 위해 정렬된 병렬저장이 이루어지도록 버퍼관리 구조를 설계한다. 컨볼루션의 병렬곱셈기와 병렬누적가산기는 중간버퍼를 이용한 파이프라인을 구성하게 되는데, 파이프라인 연산처리 효율을 높이기 위해 병렬곱셈기의 연산처리 성능에 맞추어 누적가산기 및 중간버퍼의 병렬화 구조가 결정된다. 설계된 고성능 이산웨이블릿변환기의 성능을 검증하기 위해서 0.18um 라이브 러리를 이용한 후반부 설계를 하였으며, 90㎒에서 SVGA(800x600)영상을 30fps로 실시간 처리함을 확인하였다. In this paper, a high performance pipelined computing design of parallel multiplier-temporal buffer-parallel accumulator is present for the convolution-based non-cascaded architecture aiming at the real time Discrete Wavelet Transform(DWT) processing. The convolved multiplication of DWT would be reduced upto 1/4 by utilizing the filter coefficients symmetry and the up/down sampling; and it could be dealt with 3-5 times faster computation by LUT-based DA multiplication of multiple filter coefficients parallelized for product terms with an image data. Further, the reutilization of computed product terms could be achieved by storing in the temporal buffer, which yields the saving of computation as well as dynamic power by 50%. The convolved product terms of image data and filter coefficients are realigned and stored in the temporal buffer for the accumulated addition. Then, the buffer management of parallel aligned storage is carried out for the high speed sequential retrieval of parallel accumulations. The convolved computation is pipelined with parallel multiplier-temporal buffer-parallel accumulation in which the parallelization of temporal buffer and accumulator is optimized, with respect to the performance of parallel DA multiplier, to improve the pipelining performance. The proposed architecture is back-end designed with 0.18um library, which verifies the 30fps throughput of SVGA(800x600) images at 90㎒.

        • KCI등재

          UD(Ultra Definition) 동영상 실시간 처리를 위한 H.264/AVC CAVLC 병렬 아키텍처 설계

          고병수(Byung Soo Ko), 공진흥(Jin-Hyeung Kong) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.5

          본 연구에서는 UHD(3840×2160)영상을 실시간 처리하는 고성능 H.264/AVC CAVLC 부호화기를 설계하였다. 연산처리 성능을 높이기 위해 통계값 탐색 과정과 코드워드 부호화 과정을 각각 1사이클에 처리하도록 설계하였다. 통계값 탐색과정을 1사 이클에 처리하기 위해 16개 계수들의 ‘0' 또는 ‘0'이 아님을 표시하는 비트열을 만들어 산술 및 논리연산을 통해 통계값을 한번에 구하였다. 그리고 코드워드 부호화 과정을 1사이클에 처리하기 위해 레벨의 코드워드 길이를 결정하는 계수들과 임계값들과의 비교 연산을 동시에 처리함으로써 코드워드 부호화 과정의 재귀적 연산을 제거하였다. 제안하는 H.264/AVC 병렬 CAVLC 부호화기는 통계값 탐색 단계과 코드워드 부호화 단계로 나뉘는 2단 파이프라인 구조로 고속 병렬 연산 회로를 구현 하였으며, 산술 연산을 적용하여 코드워드 부호화 테이블을 회로의 크기를 줄이고자 하였다. 0.13um 공정에서 시뮬레이션한 결과, 게이트 수는 33.4Kgates이며, 최대동작주파수 100MHz에서 UD 영상을 초당 100프레임으로 실시간 처리가 가능하다. In this paper, we propose high-performance H.264/AVC CAVLC encoder for UD video real time processing. Statistical values are obtained in one cycle through the parallel arithmetic and logical operations, using non-zero bit stream which represents zero coefficient or non-zero coefficient. To encode codeword per one cycle, we remove recursive operation in level encoding through parallel comparison for coefficient and escape value. In oder to implement high-speed circuit, proposed CAVLC encoder is designed in two-stage {statical scan, codeword encoding} pipeline. Reducing the encoding table, the arithmetic unit is used to encode non-coefficient and to calculate the codeword. The proposed architecture was simulated in 0.13um standard cell library. The gate count is 33.4Kgates. The architecture can support Ultra Definition Video (3840×2160) at 100 frames per second by running at 100MHz.

        • KCI등재

          8K UHD(7680×4320) H.264/AVC 부호화기를 위한 4×4블럭단위 보간 필터 및 SAD트리 기반 부화소 움직임 추정 엔진 설계

          이경호(Kyung-Ho Lee), 공진흥(Jin-Hyeung Kong) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.6

          본 연구에서는 8K UHD(7680×4320) 영상을 실시간 부호화하기 위한 4×4 블록 부화소 움직임추정기를 제안한다. 연산처리성능을 향상시키기 위해 보간 연산을 4×4 블록 단위로 병렬화시켰으며, 병렬 보간 연산에서 필요한 메모리 대역폭을 확장하기 위해 10×10개의 메모리 어레이를 가진 2D 캐쉬 버퍼 구조를 설계하였다. 그리고 2D 캐쉬 버퍼는 검색영역 간 재사용 기법을 적용하여 참조화소의 중복저장을 최소화하였으며, 4×4 블록 병렬 보간 필터는 3단(수평·수직 1/2부화소, 대각선 1/2부화소, 1/4 부화소) 평면 보간 연산 파이프라인 구조로 설계하여 연산회로를 고속화시켰다. 0.13㎛ 공정에서 시뮬레이션한 결과, 436.5K게이트의 4×4 블록 부화소 움직임추정기는 동작주파수 187㎒에서 8K UHD급 동영상을 초당 30프레임으로 실시간 처리하는 성능을 보였다. In this paper, we proposed a 4×4 block parallel architecture of interpolation for high-performance H.264/AVC Fractional Motion Estimation in 8K UHD(7680×4320) video real time processing. To improve throughput, we design 4×4 block parallel interpolation. For supplying the 10×10 reference data for interpolation, we design 2D cache buffer which consists of the 10×10 memory arrays. We minimize redundant storage of the reference pixel by applying the Search Area Stripe Reuse scheme(SASR), and implement high-speed plane interpolator with 3-stage pipeline(Horizontal·Vertical 1/2 interpolation, Diagonal 1/2 interpolation, 1/4 interpolation). The proposed architecture was simulated in 0.13㎛ standard cell library. The gate count is 436.5Kgates. The proposed H.264/AVC Fractional Motion Estimation can support 8K UHD at 30 frames per second by running at 187㎒.

        • CAVLC 고속화를 위한 Run_before 병렬 부호기 설계

          김준환(Joon-Hoan Kim), 공진흥(Jin-Hyeung Kong) 대한전자공학회 2010 대한전자공학회 학술대회 Vol.2010 No.6

          In this paper, we propose a design of parallel computing architecture for the high throughput of Run_before encoder in CAVLC. Our approach exploited the parallelism of Pattern Check and Non-zero bit for reducing a coefficient scanning step. The Run_before encoder is implemented with FPGA Virtex5-LX330. The result shows that the size is 4,082 LUT with the clock constraint of 373MHz.

        • KCI등재

          스마트폰을 위한 광학식 손떨림 보정 설계 탐색에 관한 연구

          이승권(Seung-Kwon Lee), 공진흥(Jin-Hyeung Kong) 한국디지털콘텐츠학회 2018 한국디지털콘텐츠학회논문지 Vol.19 No.8

          본 연구에서는 스마트폰에 적용 가능한 광학식 손떨림 보정 시스템의 저복잡도, 저면적, 저전력 설계를 위하여 자이로스코프의 샘플링 레이트 최적화, 간단한 구조의 정확도가 우수한 자이로필터 설계, 움직임 보정부의 동작속도 최적화, AD/DA 변환기의 비트폭 최적화, 액츄에이터 구동전력을 낮추기 위한 PWM 구동 시 노이즈 평가 등을 제안하였다. 자이로 샘플링 주파수는 5㎑ 이상에서 에러 값이 크게 변화가 없는 것으로 확인 되었다. 자이로필터는 퍼지부를 적용하여 손떨림 각도 및 위상 오차에 대한 보상효과를 검증하였다. PWM 구동은 선형모드 대비 약 50% 이상 소모전력이 감소하는 것을 확인하였으며, 구동 주파수 2㎒ 이상에서 영상 노이즈가 감소하는 것을 확인하였다. 움직임 보정부의 동작속도는 제어부 5㎑, 구동부 10㎑로 낮추어도 특성에 문제없는 것으로 확인되었다. AD/DA 변환기의 비트폭은 AD 변환기는 11비트, DA 변환기는 10비트로 최적화되었다. In order to achieve the low complexity and area, power in the design of Optical Image Stabilization (OIS) suitable for the smart phone, this paper presents the following design explorations, such as; optimization of gyroscope sampling rate, simple and accurate gyroscope filters, and reduced operating frequency of motion compensation, optimized bit width in ADC and DAC, evaluation of noise effects due to PWM driving. In experiments of gyroscope sampling frequencies, it is found that error values are unvaried in the frequency above 5㎑. The gyroscope filter is efficiently designed by combining the Fuzzy algorithm, to illustrate the reasonable compensation for the angle and phase errors. Further, in the PWM design, the power consumption of 2㎒ driving is shown to decrease up to 50% with respect to the linear driving, and the imaging noises are reduced in the driving frequency above 2㎒ driving frequency. The operating frequency could be reduced to 5㎑ in controller and 10㎑ in driver, respectively, in the motion compensation. For ADC and DAC, the optimized exploration experiments verify the minimum bit width of 11bits in ADC as well as 10bits in DAC without the performance degradation.

        • LPC 음성 합성기의 설계

          공진흥 光云大學校 1991 論文集 Vol.20 No.-

          본 논문에서는 Linear Predictive Coding(LPC) 알고리즘을 이용한 음성합성기 설계에 대하여 기술한다. LPC 알고리즘은 인간의 성도구조에 대응하는 음성모델을 근간으로 한다. LPC 알고리즘은 크게 분석기능과 합성기능으로 구성되어 있다. LPC 분석 알고리즘을 음성신호를 분석하여 인간의 성도구조에서 음성을 발생할 때 필요한 조정 신호들을 추출하게 된다. 이때 음성신호를 극히 소량의 데이터(2.4Kbps 정도)로 부호화 시킬 수 있다. LPC 합성알고리즘은 부호화로부터 음성신호를 재생하는 역할을 하게 되는데 그 원리는 인간의 성도구조와 유사하다. LPC 음성합성기란 LPC 합성 알고리즘 부분을 하드웨어로 실현시킨 것으로 부호화된 LPC 음성 데이터로부터 실시간으로 음성신호를 재생 시키는 역할을 한다. LPC 알고리즘을 이용한 음성합성기는 양질의 합성음을 얻을 수 있으며 음성정보를 저장하기 위한 메모리양도 작게 되는 장점을 갖고 있다. 본 논문에서 제시한 설계를 IC화 했을 경우 음성합성기를 요구하는 다양한 시장요구에 대하여 보다 나은 Cost-performance를 제공할 수 있을 것으로 예상된다. This paper presents an speech synthesizer utilizing Linear-predictive Coding(LPC) algorithm, based on an acoustic model which corresponds to the vocal track. This algorithm performs the analysis and synthesis function to the speech signal. From the speech signal, the LPC analysis algorithm extracts the encoded data, which represents the information controlling the vocal track. Then, the speech signal can be encoded into about 2.4 Kbps data. The v synthesis algorithm, simulating the structure of the vocal track, regenerates the speech signal from the LPC-encoded data. The LPC synthesizer is a hardware carrying out the LPC synthesis algorithm in real time. A good quality of synthesized speech can be achieved with the LPC synthesizer and the small memory. When this synthesizer is implemented in IC, various application demands on the speech synthesizing function can be satisfied along with the improved trade-off in cost-performance.

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