VHDL 컴파일러의 전반부에 관한 연구

공진흥(Jin Hyeung Kong),이규용(Gyu Yong Lee),박기영(Gi Yeong Park) 광운대학교 인문사회과학연구소 1994 인문사회과학논문집 Vol.23 No.-

UD(Ultra Definition) 동영상 실시간 처리를 위한 H.264/AVC CAVLC 병렬 아키텍처 설계

고병수,공진흥,Ko, Byung Soo,Kong, Jin-Hyeung 대한전자공학회 2013 전자공학회논문지 Vol.50 No.11

In this paper, we propose high-performance H.264/AVC CAVLC encoder for UD video real time processing. Statistical values are obtained in one cycle through the parallel arithmetic and logical operations, using non-zero bit stream which represents zero coefficient or non-zero coefficient. To encode codeword per one cycle, we remove recursive operation in level encoding through parallel comparison for coefficient and escape value. In oder to implement high-speed circuit, proposed CAVLC encoder is designed in two-stage {statical scan, codeword encoding} pipeline. Reducing the encoding table, the arithmetic unit is used to encode non-coefficient and to calculate the codeword. The proposed architecture was simulated in 0.13um standard cell library. The gate count is 33.4Kgates. The architecture can support Ultra Definition Video ($3840{\times}2160$) at 100 frames per second by running at 100MHz. 본 연구에서는 UHD($3840{\times}2160$)영상을 실시간 처리하는 고성능 H.264/AVC CAVLC 부호화기를 설계하였다. 연산처리 성능을 높이기 위해 통계값 탐색 과정과 코드워드 부호화 과정을 각각 1사이클에 처리하도록 설계하였다. 통계값 탐색과정을 1사이클에 처리하기 위해 16개 계수들의 '0' 또는 '0'이 아님을 표시하는 비트열을 만들어 산술 및 논리연산을 통해 통계값을 한 번에 구하였다. 그리고 코드워드 부호화 과정을 1사이클에 처리하기 위해 레벨의 코드워드 길이를 결정하는 계수들과 임계값들과의 비교 연산을 동시에 처리함으로써 코드워드 부호화 과정의 재귀적 연산을 제거하였다. 제안하는 H.264/AVC 병렬 CAVLC 부호화기는 통계값 탐색 단계과 코드워드 부호화 단계로 나뉘는 2단 파이프라인 구조로 고속 병렬 연산 회로를 구현하였으며, 산술 연산을 적용하여 코드워드 부호화 테이블을 회로의 크기를 줄이고자 하였다. 0.13um 공정에서 시뮬레이션한 결과, 게이트 수는 33.4Kgates이며, 최대동작주파수 100MHz에서 UD 영상을 초당 100프레임으로 실시간 처리가 가능하다.

4K UHD급 H.264/AVC 복호화기를 위한 4×4 블록 병렬 보간 움직임보상기 아키텍처 설계

이경호,공진흥,Lee, Kyung-Ho,Kong, Jin-Hyeung 대한전자공학회 2013 전자공학회논문지 Vol.50 No.11

In this paper, we proposed a $4{\times}4$ block parallel architecture of interpolation for high-performance H.264/AVC Motion Compensation in 4K UHD($3840{\times}2160$) video real time processing. To improve throughput, we design $4{\times}4$ block parallel interpolation. For supplying the $9{\times}9$ reference data for interpolation, we design 2D cache buffer which consists of the $9{\times}9$ memory arrays. We minimize redundant storage of the reference pixel by applying the Search Area Stripe Reuse scheme(SASR), and implement high-speed plane interpolator with 3-stage pipeline(Horizontal Vertical 1/2 interpolation, Diagonal 1/2 interpolation, 1/4 interpolation). The proposed architecture was simulated in 0.13um standard cell library. The maximum operation frequency is 150MHz. The gate count is 161Kgates. The proposed H.264/AVC Motion Compensation can support 4K UHD at 72 frames per second by running at 150MHz. 본 연구에서는 4K UHD($3840{\times}2160$) 영상을 실시간 복호화하기 위한 $4{\times}4$ 블록 병렬 보간 H.264/AVC 움직임보상기를 제안한다. 연산처리 성능을 향상시키기 위해 보간 연산을 $4{\times}4$ 블록 단위로 병렬화시켰으며, 병렬 보간 연산에서 필요한 메모리 대역폭을 확장하기 위해 $9{\times}9$개의 메모리 어레이를 가진 2D 캐쉬 버퍼 구조를 설계하였다. 그리고 2D 캐쉬 버퍼는 검색영역 간 재사용 기법을 적용하여 참조화소의 중복저장을 최소화하였으며, $4{\times}4$ 블록 병렬 보간 필터는 3단(수평 수직 1/2부화소, 대각선 1/2부화소, 1/4부화소) 평면 보간 연산 파이프라인 구조로 설계하여 연산회로를 고속화시켰다. 0.13um 공정에서 시뮬레이션한 결과, 161K게이트의 H.264/AVC 움직임보상기는 동작주파수 150MHz에서 4K UHD급 동영상을 초당 72프레임으로 실시간 처리하는 성능을 보였다.

HEVC 구문요소에 적응적인 파이프라인-병렬 CABAC 복호화기 설계

배봉희(Bong-Hee Bae),공진흥(Jin-Hyeung Kong) 대한전자공학회 2015 전자공학회논문지 Vol.52 No.5

본 연구에서는 다양한 HEVC 구문요소들을 적응적으로 파이프라인 및 병렬 처리할 수 있는 CABAC 복호화기 아키텍처를 설계 및 구현하였다. CABAC는 높은 압축률을 제공하지만, 구문요소 단위 순차적 복호화와 문맥간 강한 데이터 종속성, 빈 단위 복호화 과정때문에 고성능 복호화 처리를 어렵게 한다. CABAC의 복호화 처리 성능을 높이기 위하여 연속된 flag 타입의 구문요소에 대해서는 다음에 복호될 구문요소들을 선행 연산하여 적응적으로 파이프라인 처리하였고, 멀티빈으로 구성된 구문요소는 최대 3개 빈까지 병렬처리하는 고성능 구조를 설계하였다. 또한 이진산술복호기를 가속화하기 위해 문맥모델 업데이트와 재정규화를 선행 병렬 연산하고, 복호화 결과값에 따라 선택해서, 이진산술복호기의 임계 지연시간을 개선하였다. 제안하는 HEVC CABAC 아키텍처는 최대 1.01bins/cycle의 처리 성능으로 기존 구조대비 약 2배의 가속화 성능을 갖는다. 65㎚ ASIC 합성 결과 224M bins/sec.의 복호화 성능을 보이며, QFHD영상의 실시간 처리를 가능하게 하였다. This paper describes a design and implementation of CABAC decoder, which would handle HEVC syntax elements in adaptively pipelined-parallel computation manner. Even though CABAC offers the high compression rate, it is limited in decoding performance due to context-based sequential computation, and strong data dependency between context models, as well as decoding procedure bin by bin. In order to enhance the decoding computation of HEVC CABAC, the flag-type syntax elements are adaptively pipelined by precomputing consecutive flag-type ones; and multi-bin syntax elements are decoded by processing bins in parallel up to three. Further, in order to accelerate Binary Arithmetic Decoder by reducing the critical path delay, the update and renormalization of context modeling are precomputed parallel for the cases of LPS as well as MPS, and then the context modeling renewal is selected by the precedent decoding result. It is simulated that the new HEVC CABAC architecture could achieve the max. performance of 1.01 bins/cycle, which is two times faster with respect to the conventional approach. In ASIC design with 65㎚ library, the CABAC architecture would handle 224 Mbins/sec, which could decode QFHD HEVC video data in real time.

8K UHD(7680×4320) H.264/AVC 부호화기를 위한 4×4블럭단위 보간 필터 및 SAD트리 기반 부화소 움직임 추정 엔진 설계

이경호(Kyung-Ho Lee),공진흥(Jin-Hyeung Kong) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.6

본 연구에서는 8K UHD(7680×4320) 영상을 실시간 부호화하기 위한 4×4 블록 부화소 움직임추정기를 제안한다. 연산처리성능을 향상시키기 위해 보간 연산을 4×4 블록 단위로 병렬화시켰으며, 병렬 보간 연산에서 필요한 메모리 대역폭을 확장하기 위해 10×10개의 메모리 어레이를 가진 2D 캐쉬 버퍼 구조를 설계하였다. 그리고 2D 캐쉬 버퍼는 검색영역 간 재사용 기법을 적용하여 참조화소의 중복저장을 최소화하였으며, 4×4 블록 병렬 보간 필터는 3단(수평·수직 1/2부화소, 대각선 1/2부화소, 1/4 부화소) 평면 보간 연산 파이프라인 구조로 설계하여 연산회로를 고속화시켰다. 0.13㎛ 공정에서 시뮬레이션한 결과, 436.5K게이트의 4×4 블록 부화소 움직임추정기는 동작주파수 187㎒에서 8K UHD급 동영상을 초당 30프레임으로 실시간 처리하는 성능을 보였다. In this paper, we proposed a 4×4 block parallel architecture of interpolation for high-performance H.264/AVC Fractional Motion Estimation in 8K UHD(7680×4320) video real time processing. To improve throughput, we design 4×4 block parallel interpolation. For supplying the 10×10 reference data for interpolation, we design 2D cache buffer which consists of the 10×10 memory arrays. We minimize redundant storage of the reference pixel by applying the Search Area Stripe Reuse scheme(SASR), and implement high-speed plane interpolator with 3-stage pipeline(Horizontal·Vertical 1/2 interpolation, Diagonal 1/2 interpolation, 1/4 interpolation). The proposed architecture was simulated in 0.13㎛ standard cell library. The gate count is 436.5Kgates. The proposed H.264/AVC Fractional Motion Estimation can support 8K UHD at 30 frames per second by running at 187㎒.

4K UHD급 H.264/AVC 복호화기를 위한 4×4 블록 병렬 보간 움직임보상기 아키텍처 설계

이경호(Kyung-Ho Lee),공진흥(Jin-Hyeung Kong) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.5

본 연구에서는 4K UHD(3840×2160) 영상을 실시간 복호화하기 위한 4×4 블록 병렬 보간 H.264/AVC 움직임보상기를 제안한다. 연산처리 성능을 향상시키기 위해 보간 연산을 4×4 블록 단위로 병렬화시켰으며, 병렬 보간 연산에서 필요한 메모리 대역폭을 확장하기 위해 9×9개의 메모리 어레이를 가진 2D 캐쉬 버퍼 구조를 설계하였다. 그리고 2D 캐쉬 버퍼는 검색영역 간 재사용 기법을 적용하여 참조화소의 중복저장을 최소화하였으며, 4×4 블록 병렬 보간 필터는 3단(수평·수직 1/2부화소, 대각선 1/2부화소, 1/4부화소) 평면 보간 연산 파이프라인 구조로 설계하여 연산회로를 고속화시켰다. 0.13um 공정에서 시뮬레이션한 결과, 161K게이트의 H.264/AVC 움직임보상기는 동작주파수 150MHz에서 4K UHD급 동영상을 초당 72프레임으로 실시간 처리하는 성능을 보였다. In this paper, we proposed a 4×4 block parallel architecture of interpolation for high-performance H.264/AVC Motion Compensation in 4K UHD(3840×2160) video real time processing. To improve throughput, we design 4×4 block parallel interpolation. For supplying the 9×9 reference data for interpolation, we design 2D cache buffer which consists of the 9×9 memory arrays. We minimize redundant storage of the reference pixel by applying the Search Area Stripe Reuse scheme(SASR), and implement high-speed plane interpolator with 3-stage pipeline(Horizontal·Vertical 1/2 interpolation, Diagonal 1/2 interpolation, 1/4 interpolation). The proposed architecture was simulated in 0.13um standard cell library. The maximum operation frequency is 150MHz. The gate count is 161Kgates. The proposed H.264/AVC Motion Compensation can support 4K UHD at 72 frames per second by running at 150MHz.

H.264 움직임추정에서 고속 2D PE 아키텍처의 메모리대역폭 개선을 위한 4-방향 검색윈도우

고병수(Byung Soo Ko),공진흥(Jin-Hyeung Kong) 대한전자공학회 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.6

본 논문에서는 H.264 움직임추정의 고속처리를 위하여 2D PE 아키텍처의 메모리 대역폭을 개선할 수 있는 새로운 4-방향 검색윈도우를 설계 및 구현하였다. 기존의 2D PE 아키텍처는 메모리 대역폭을 줄이기 위하여 스캔경로 내에서 인접한 검색윈도우간 중복되는 데이터를 재사용하였으나, 본 연구에서는 재사용을 증대시키기 위하여 인접한 스캔경로 간의 검색윈도우에 대해서도 재사용할 수 있는 방법을 제안한다. 이를 위해서 검색윈도우를 하나의 스캔경로 내에서 래스터 및 사행 스캐닝을 수행하는 기존 방식을 개선하여, 인접한 복수 스캔경로를 4방향(상, 하, 좌, 우)으로 스캐닝하면서 이동할 수 있는 검색윈도우를 설계하였다. 기존 검색윈도우가 제한적인 데이터 재사용으로 7.7~11회 정도의 중복적인 검색(redundancy access factor)을 요구하는데 비하여, 제안된 4-방향 검색윈도우는 3.1/1.4회 정도로 중복검색을 감소시킨 성능을 보인다. 이에 따라서 4-방향 검색윈도우는 기존의 1-방향 검색윈도우에 비하여 70%, 3-방향 검색윈도우에 비하여 60%/81%의 메모리 대역폭 개선 효과를 가져올 수 있게 된다. 제안된 4-방향 검색윈도우의 H.264 정수화소 움직임추정 아키텍처는 절대차분 연산을 위한 16×16의 2D PE어레이와 인접 스캔경로 간 검색윈도우 데이터를 재사용하기 위한 5×16의 RE어레이로 구성되어 있다. 2D PE어레이는 스캔방향에 따라 상/하 양방향으로 참조데이터를 입력받을 수 있으며, 인접한 복수 스캔경로들의 데이터 재사용을 위한 RE 어레이가 2D PE어레이와 함께 좌/우 양방향으로 로테이트가 가능하도록 구성되어 있다. 4방향 검색윈도우는 Magnachip 0.18㎛공정으로 구현되어, H.264 움직임추정 메모리대역폭을 개선하여 2D PE 아키텍처 사양 참조 프레임 1장, 검색영역 48×48, 매크로블록 16×16의 HD영상(1280×720)을 149.25㎒에서 실시간처리하는 성능을 보였다. In this paper, a new 4-way search window is designed for the high-performance 2D PE architecture in H.264 Motion Estimation(ME) to improve the memory bandwidth. While existing 2D PE architectures reuse the overlapped data of adjacent search windows scanned in 1 or 3-way, the new window utilizes the overlapped data of adjacent search windows as well as adjacent multiple scanning (window) paths to enhance the reusage of retrieved search window data. In order to scan adjacent windows and multiple paths instead of single raster and zigzag scanning of adjacent windows, bidirectional row and column window scanning results in the 4-way(up, down, left, right) search window. The proposed 4-way search window could improve the reuse of overlapped window data to reduce the redundancy access factor by 3.1, though the 1/3-way search window redundantly requires 7.7~11 times of data retrieval. Thus, the new 4-way search window scheme enhances the memory bandwidth by 70~58% compared with 1/3-way search window. The 2D PE architecture in H.264 ME for 4-way search window consists of 16×16 pe array, computing the absolute difference between current and reference frames, and 5×16 reusage array, storing the overlapped data of adjacent search windows and multiple scanning paths. The reference data could be loaded upward and downward into the new 2D PE depending on scanning direction, and the reusage array is combined with the pe array rotating left as well as right to utilize the overlapped data of adjacent multiple scan paths. In experiments, the new implementation of 4-way search window on Magnachip 0.18㎛ could deal with the HD(1280×720) video of 1 reference frame, 48×48 search area and 16×16 macroblock by 30fps at 149.25㎒.

스마트폰을 위한 광학식 손떨림 보정 설계 탐색에 관한 연구

이승권(Seung-Kwon Lee),공진흥(Jin-Hyeung Kong) 한국디지털콘텐츠학회 2018 한국디지털콘텐츠학회논문지 Vol.19 No.8

모바일 OIS 움직임 검출부의 손떨림 상태 검출 및 오차 보상을 위한 퍼지기반 알고리즘의 설계 및 구현

이승권(Seung-Kwon Lee),공진흥(Jin-Hyeung Kong) 대한전자공학회 2015 전자공학회논문지 Vol.52 No.8

본 논문은 모바일 광학식 손떨림 보정(OIS) 움직임 검출부의 성능과 안정도를 높이기 위하여 퍼지기반 손떨림 상태 검출 및 오차 보상 알고리즘의 설계 및 구현을 기술한다. OIS 움직임 검출을 위한 자이로 센서 출력에는 소자의 고유 오차가 포함되어 있기 때문에 신속한 손떨림 보정과 안정적인 손떨림 상태 검출을 위해서 정확한 오차 보상이 요구된다. 본 연구에서는 퍼지 알고리즘을 기반으로 낮은 연산량을 통해서 손떨림 주파수에 대한 각도 및 위상 오차를 신속하게 줄여서 보정 성능을 개선하였다. 또한 손떨림 각도 크기에 따라 {정지, 작은 손떨림, 큰 손떨림, 팬/틸트} 등의 손떨림 상태를 적절히 구분해서 시스템의 안정성을 향상시켰다. 모바일 OIS 움직임 검출부를 위해 제안된 알고리즘의 성능 및 안정도를 실제 손떨림과 같은 2~12Hz 주파수 범위의 ±0.5˚, ±0.8˚ 손떨림 진동에 대해서 정량적 및 정성적 실험으로써 평가하였다. 실험결과를 통해서 기존 BACF/DCF 알고리즘과 비교해서 평균 3.71dB의 개선된 성능을 검증하였고, 4가지 손떨림 상태를 안정적으로 검출하는 동작을 확인하였다. This paper describes a design and implementation of fuzzy-based algorithm for hand-shake state detection and error compensation in the mobile optical image stabilization(OIS) motion detector. Since the gyro sensor output of the OIS motion detector includes inherent error signals, accurate error correction is required for prompt hand-shake error compensation and stable hand-shake state detection. In this research with a little computation overhead of fuzzy-based algorithm, the hand-shake error compensation could be improved by quickly reducing the angle and phase error for the hand-shake frequencies. Further, stability of the OIS system could be enhanced by the hand-shake states of {Halt, Little vibrate, Big vibrate, Pan/Tilt}, classified by subdividing the hand-shake angle. The performance and stability of the proposed algorithm in OIS motion detector is quantitatively and qualitatively evaluated with the emulated hand-shaking of ±0.5°, ±0.8° vibration and 2~12Hz frequency. In experiments, the average error compensation gain of 3.71dB is achieved with respect to the conventional BACF/DCF algorithm; and the four hand-shake states are detected in a stable manner.

UD(Ultra Definition) 동영상 실시간 처리를 위한 H.264/AVC CAVLC 병렬 아키텍처 설계

고병수(Byung Soo Ko),공진흥(Jin-Hyeung Kong) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.5

본 연구에서는 UHD(3840×2160)영상을 실시간 처리하는 고성능 H.264/AVC CAVLC 부호화기를 설계하였다. 연산처리 성능을 높이기 위해 통계값 탐색 과정과 코드워드 부호화 과정을 각각 1사이클에 처리하도록 설계하였다. 통계값 탐색과정을 1사 이클에 처리하기 위해 16개 계수들의 ‘0’ 또는 ‘0’이 아님을 표시하는 비트열을 만들어 산술 및 논리연산을 통해 통계값을 한번에 구하였다. 그리고 코드워드 부호화 과정을 1사이클에 처리하기 위해 레벨의 코드워드 길이를 결정하는 계수들과 임계값들과의 비교 연산을 동시에 처리함으로써 코드워드 부호화 과정의 재귀적 연산을 제거하였다. 제안하는 H.264/AVC 병렬 CAVLC 부호화기는 통계값 탐색 단계과 코드워드 부호화 단계로 나뉘는 2단 파이프라인 구조로 고속 병렬 연산 회로를 구현 하였으며, 산술 연산을 적용하여 코드워드 부호화 테이블을 회로의 크기를 줄이고자 하였다. 0.13um 공정에서 시뮬레이션한 결과, 게이트 수는 33.4Kgates이며, 최대동작주파수 100MHz에서 UD 영상을 초당 100프레임으로 실시간 처리가 가능하다. In this paper, we propose high-performance H.264/AVC CAVLC encoder for UD video real time processing. Statistical values are obtained in one cycle through the parallel arithmetic and logical operations, using non-zero bit stream which represents zero coefficient or non-zero coefficient. To encode codeword per one cycle, we remove recursive operation in level encoding through parallel comparison for coefficient and escape value. In oder to implement high-speed circuit, proposed CAVLC encoder is designed in two-stage {statical scan, codeword encoding} pipeline. Reducing the encoding table, the arithmetic unit is used to encode non-coefficient and to calculate the codeword. The proposed architecture was simulated in 0.13um standard cell library. The gate count is 33.4Kgates. The architecture can support Ultra Definition Video (3840×2160) at 100 frames per second by running at 100MHz.