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빠른 Lock-Time을 위한 다중 이득 제어 디지털 위상 주파수 검출기
홍종필(Jong-Phil Hong) 대한전자공학회 2014 전자공학회논문지 Vol.51 No.2
본 논문은 다중 이득 제어를 통하여 빠른 lock-time을 갖는 디지털 위상 주파수 검출기 회로를 제안한다. 기준신호와 피드백 신호의 위상 차이가 클 때, 위상 차이가 적으면서 lock에 근접했을 때, lock 이후의 세 경우에 따라 디지털 위상 동기 루프의 이득을 다르게 설정하여 lock-time을 효과적으로 줄일 수 있다. 시뮬레이션 결과를 통해 제안된 기법을 적용함으로써 기존의 단일 이득 제어 구조보다 lock-time을 약 100배 개선시킬 수 있음을 확인하였다. This paper presents a multiple gain controlled digital phase and frequency detector with a fast lock-time. Lock-time of the digital PLL can be significantly reduced by applying proposed adaptive gain control technique. A loop gain of the proposed digital PLL is controlled by three conditions that are very large phase difference between reference and feedback signal, small phase difference and before lock-state, and after lock-state. The simulation result shows that lock-time of the proposed multiple gain controlled digital PLL is 100 times faster than that of the conventional structure with unit gain mode.
최적 루프 이득 제어에 의한 광대역 뱅뱅 디지털 위상 동기 루프 선형화 기법
홍종필(Jong-Phil Hong) 대한전자공학회 2014 전자공학회논문지 Vol.51 No.1
본 논문은 광대역 특성의 뱅뱅 디지털 위상 동기 루프를 설계함에 있어 최적의 루프 이득 선정을 통한 실용적인 선형화 설계 기법을 제안한다. 기존의 이론적 파라미터 설계 기법을 광대역 클럭 발생기 회로에 적용함에 있어 한계점을 설명하고 실제 구현된 뱅뱅 디지털 위상 동기 루프 설계에 대해서 살펴보았다. 본 논문에서는 정수 어레이와 디더 이득은 크게 하되 비례 이득을 작게 설정하여 뱅뱅 디지털 위상 동기 루프의 리미티드 사이클 노이즈를 제거하였다. 제안된 설계 기법을 적용한 뱅뱅 디지털 위상 동기 루프는 기존의 구조에 비교하여 초소형, 저전력, 선형 특성 및 루프 대역폭 조절이 가능한 장점을 보이며, 성능의 우수성을 시뮬레이션을 통하여 검증하였다. This paper presents a practical linearization technique for a wide-band bang-bang digital phase locked-loop(BBDPLL) by selecting optimal loop gains. In this paper, limitation of the theoretical design method for BBDPLL is explained, and introduced how to implement practical BBDPLLs with CMOS process. In the proposed BBDPLL, the limited cycle noise is removed by reducing the proportional gain while increasing the integer array and dither gain. Comparing to the conventional BBDPLL, the proposed one shows a small area, low power, linear characteristic. Moreover, the proposed design technique can control a loop bandwidth of the BBDPLL. Performance of the proposed BBDPLL is verified using CppSim simulator.
손기범,홍종필,Son, Gi-Beom,Hong, Jong-Phil 한국정보통신학회 2020 한국정보통신학회논문지 Vol.24 No.8
본 논문에서는 IT 접지 시스템의 감전 및 화재사고 방지를 위한 새로운 절연 저항 계산 기법을 소개한다. 최근 신재생 에너지와 에너지 저장 장치의 확대 보급으로 태양광 발전 시장이 급속하게 성장하고 있으나 절연이 파괴되어 화재사고가 빈번히 발생함에 따라 IT 접지 방식에도 절연 저항 상태를 감시하는 장치가 필수적으로 요구되고 있다. 제안하는 절연 저항 계산 기법은 기존의 고정된 시정수곱 계수기반의 알고리즘에 비해 절연 임피던스의 조건에 따라 동적시정수곱계수를 적용함으로써 넓은 절연 저항 범위에서 빠른 응답 시간과 높은 정확도를 갖는다. 제안하는 동적 시정수 기반 절연 저항 계산 기법은 기존의 방법에 비해 최대 응답 시간은 39.29초, 오차율은 20.11%를 개선시키는 효과를 보였다. This paper presents a new insulation resistance calculation technique to prevent electric shock and fire accidents due to the dielectric breakdown in the primary insulation section of the IT ground system. The solar power generation market is growing rapidly due to the recent expansion of renewable energy and energy storage systems, but as the insulation is destroyed and fire accidents frequently occur, a device for monitoring the insulation resistance state is indispensable to the IT grounding method. Compared to the conventional algorithm that use a method of multiplying a time constant to a fixed coefficient, the proposed insulation resistance calculation method has a fast response time and high accuracy over a wide insulation resistance range by applying a different coefficient according to the values of the insulation impedance. The proposed dynamic time constant based insulation resistance calculation technique reduces the response time by up to 39.29 seconds and improves the error rate by 20.11%, compared to the conventional method.
스위칭 회로를 이용한 다수의 입출력 쌍을 갖는 SRAM 기반 물리적 복제 불가능 보안회로
백승범,홍종필,Baek, Seungbum,Hong, Jong-Phil 한국정보통신학회 2020 한국정보통신학회논문지 Vol.24 No.8
본 논문에서는 IoT 기기를 위한 저가, 초소형, 저 전력의 반도체 공정 기반 물리적 복제 불가능 보안회로를 소개한다. 제안하는 보안회로는 SRAM 구조의 인버터 간 교차결합 경로에 스위칭 회로를 연결하여 챌린지 입력을 인가함으로써 다수개의 입출력 쌍을 갖도록 한다. 그 결과 제안된 구조는 기존 SRAM 기반 물리적 복제 불가능 보안회로의 빠른 동작 속도와 비트 당 소요면적이 작은 장점을 유지하면서도 다수개의 입출력 쌍을 갖는다. 제안된 스위칭 SRAM 기반의 물리적 복제 불가능 보안회로는 성능 검증을 위해 180nm CMOS 공정을 이용하여 총 면적 0.095㎟ 의 칩으로 제작하였다. 측정 결과 4096-bit의 CRP, 0의 Intra-HD, 0.4052의 Inter-HD의 우수한 성능을 보였다. This paper presents a new Physical Unclonable Function (PUF) security chip based on a low-cost, small-area, and low-power semiconductor process for IoT devices. The proposed security circuit has multiple challenge-to-response pairs (CRP) by adding the switching circuit to the cross-coupled path between two inverters of the SRAM structure and applying the challenge input. As a result, the proposed structure has multiple CRPs while maintaining the advantages of fast operating speed and small area per bit of the conventional SRAM based PUF security chip. In order to verify the performance, the proposed switched SRAM based PUF security chip with a core area of 0.095㎟ was implemented in a 180nm CMOS process. The measurement results of the implemented PUF show 4096-bit number of CRPs, intra-chip Hamming Distance (HD) of 0, and inter-chip HD of 0.4052.
윤은승(Eun-Seung Yun),홍종필(Jong-Phil Hong) 대한전자공학회 2015 전자공학회논문지 Vol.52 No.4
본 논문에서는 부성저항을 생성하는 회로로 알려진 RFNR 회로에 대한 새로운 분석을 소개한다. 새로운 분석에서는 RFNR 회로에 대한 수식분석의 정확성을 높이기 위해 트랜지스터의 게이트 저항과 소스 커패시턴스에 의한 영향을 고려하였다. 기존의 분석에서는 트랜지스터의 소스를 통하여 수식을 분석하였지만 제안된 수식에서는 회로의 공진부인 트랜지스터의 게이트를 통하여 회로를 분석했다. 그 결과, 제안하는 분석은 고주파수에서 기존의 분석보다 정확도를 향상시킬 수 있었다. 본 논문에서는 시뮬레이션을 통해 고주파수에서 분석의 정확도를 검증하였다. This paper presents a new analysis of RF negative resistance (RFNR) circuits, known as a negative resistance generator. For accurate equation analysis of RFNR, this study examined the effects of the gate resistance and the source parasitic capacitance of the transistor. In addition, the input admittance of the conventional equation was calculated by looking into the source-terminal of the transistor, whereas that of the proposed equation was calculated by examining the gate-terminal of the transistor. The proposed equation analysis is more accurate than that of the conventional analysis, especially for higher frequency range. This paper verify the accuracy of the proposed analysis at high frequency range using the simulation.