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울진 1호기 사용후연료 저장능력 확장공사 - 그 추진경위와 의의 -
최창석 한국원자력산업회의 1996 원자력산업 Vol.16 No.2
울진 1호기는 88년 9월 상업운전을 시작한 이래 96년 1월 현재 약 320다발의 사용후연료가 인출되어 연료저장조에 저장되어 있다. 이 저장량은 기존의 허용저장용량을 초과하는 양으로서 초과분은 지난해 3월 설치한 임시 저장대에 저장해 왔다. 최근 울진원자력본부에서는 현재 사용중인 저장조의 저장능력을 가능한 한도까지 확장하기 위해 기존 저장대를 고밀도 저장대로 교체$\cdot$설치하여, 2008년까지 발생되는 사용후연료를 저장할 수 있도록 하였다. 본 공사는 사용후연료 저장조에 고방사선 준위의 사용후연료가 저장되어 있는 상태에서 수행된 국내 최초의 공사로서, 수중작업을 수상작업으로 작업방법을 변경$\cdot$수행하였다. 그 추진경위와 의의 등을 살펴본다.
최창석,이한호,Choi, Chang-Seok,Lee, Han-Ho The Institute of Electronics and Information Engin 2009 電子工學會論文誌-CI (Computer and Information) Vol.46 No.11
본 논문에서는 차세대 100-Gb/s급 광통신 시스템을 위한 3-병렬 Reed-Solomon (RS) 디코더 기반의 고속 Forward Error Correction (FEC) 구조를 제안한다. 제안된 16채널 RS기반 FEC 구조는 4개의 신드롬 계산 블록이 1개의 Key Equation Solver (KES) 블록을 공유하는 3-병렬 4채널 RS 기반 FEC 구조 4개로 구성되어 있다. 제안하는 100-Gb/s RS 기반 FEC는 1.2V의 공급전압의 $0.13{\mu}m$ CMOS 공정을 이용하여 구현하였다. 구현 결과 제안된 RS기반 FEC 구조는 300MHz의 동작 주파수에서 115-Gb/s 의 데이터 처리율을 가지며, 기존의 RS 기반 FEC 구조에 비해 높은 데이터 처리율과 낮은 하드웨어 복잡도를 보여주고 있다. This paper presents a high-speed Forward Error Correction (FEC) architecture based on three-parallel Reed-Solomon (RS) decoder for next-generation 100-Gb/s optical communication systems. A high-speed three-parallel RS(255,239) decoder has been designed and the derived structure can also be applied to implement the 100-Gb/s RS-FEC architecture. The proposed 100-Gb/s RS-FEC has been implemented with 0.13-${\mu}m$ CMOS standard cell technology in a supply voltage of 1.2V. The implementation results show that 16-Ch. RS-FEC architecture can operate at a clock frequency of 300MHz and has a throughput of 115-Gb/s for 0.13-${\mu}m$ CMOS technology. As a result, the proposed three-parallel RS-FEC architecture has a much higher data processing rate and low hardware complexity compared with the conventional two-parallel, three-parallel and serial RS-FEC architectures.
최창석,이한호 대한전자공학회 2007 電子工學會論文誌-SD (Semiconductor and devices) Vol.44 No.4
This paper presents our implemented, synthesized and tested on demand and partial reconfiguration approaches for FIR filters using Xilinx Virtex FPGAs. Our scope is implementation of a low-power, area-efficient autonomously reconfigurable digital signal processing architecture that is tailored for the realization of arbitrary response FIR filters on Xilinx Virtex4 FPGAs. The implementation of design addresses area efficiency and flexibility allowing dynamically inserting and/or removing the partial modules to implement the partial reconfigurable FIR filters with various taps. This partial reconfigurable FIR filter design shows the configuration time improvement, good area efficiency and flexibility by using the dynamic partial reconfiguration method. 본 논문은 부분 재구성 설계방법을 이용하여 Xilinx Virtex4 FPGA로 구현된 재구성형 FIR 필터의 구조를 제시한다. 설계한 재구성형 FIR 필터는 저 전력 소비, 자율적 채택, 재구성 능력 등 모든 목적에 부합하는 재구성 가능한 디지털 신호처리 구조이며, 다양한 주파수 응답에 적용 할 수 있는 FIR 필터이다. 구현된 재구성형 FIR 필터는 재구성 모듈의 추가 또는 제거를 통한 설계의 유연성과 면적 효율성을 보장하며, 다양한 차수의 필터연산 수행이 가능하다. 제안된 부분 재구성형 FIR 필터는 기존 FIR 필터의 설계방법과 비교하여, 면적 효율성, 설계의 유연성 및 구성 시간의 향상을 보인다.