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      • 직접 궤환 방식의 모델링을 이용한 4차 시그마-델타 변환기의 설계

        이범하,최평,최준림,Lee, Bum-Ha,Choi, Pyung,Choi, Jun-Rim 대한전자공학회 1998 電子工學會論文誌, C Vol.c35 No.6

        본 논문에서는 오버샘플링 A/D변환기의 핵심 회로인 Σ-△변환기를 0.6㎛ CMOS공정을 이용하여 설계하였다. 설계과정은 우선 모델을 개발하여 S-영역에서 적절한 전달함수를 구한 후, 이를 시간 영역의 함수로 변환하여 연산 증폭기의 DC 전압이득, 슬루율과 같은 비 이상적인 요소들을 인가하여 검증하였다. 제안된 시그마-델타 변환기(Sigma-delta modulator, Σ-△변환기)는 음성 신호 대역에 대하여 64배 오버샘플링하며, 다이나믹 영역은 110 dB이상, 최대 S/N비는 102.6 dB로 설계하였다. 기존의 4차 Σ-△ 변환기는 잡음에 대한 전송영점의 위치를 3,4차 적분기단에 인가하는데 반하여 제안된 방식은 잡음에 대한 전송영점을 1,2차 적분기단에 인가함으로써 전체적인 커패시터의 크기가 감소하여 회로의 실질적인 면적이 감소하며, 성능이 개선되고, 소모 전력이 감소하였다. 또한 단위시간에 대한 출력값의 변화량이 3차 적분기의 경우에 비하여 작으므로 동작이 안정적이고, 1차 적분기의 적분 커패시터의 크기가 크므로 구현이 용이하며, 잡음에 대한 억제효과를 이용하여 3차 적분기단의 크기를 감소시켰다. 본 논문에서는 모델 상에서 전체적인 전달함수를 얻고, 신호의 차단주파수를 결정하며, 각 적분기의 출력신호를 최대화하여 적분기 출력신호의 크기를 증가시키고, 최대의 성능을 가지는 잡음에 대한 전송영점을 결정하는 기법을 제안한다. 설계된 회로의 실질적인 면적은 5.25 ㎟이고, 소모전력은 5 V 단일전원에 대하여 10 mW이다. A fourth-order $\Sigma$-$\Delta$ modulator is designed and implemented in 0.6 $\mu\textrm{m}$ CMOS technology. The modulator is verified by introducing nonlinear factors such as DC gain and slew rate in system model that determines the transfer function in S-domain and in time-domain. Dynamic range is more than 110 dB and the peak SM is 102.6 dB at a clock rate of 2.8224 MHz for voiceband signal. The structure of a ∑-$\Delta$ modulator is a modified fourth-order ∑-$\Delta$ modulator using direct feedback loop method, which improves performance and consumes less power. The transmission zero for noise is located in the first-second integrator loop, which reduces entire size of capacitors, reduces the active area of the chip, improves the performance, and reduces power dissipation. The system is stable because the output variation with respect to unit time is small compared with that of the third integrator. It is easy to implement because the size of the capacitor in the first integrator, and the size of the third integrator is small because we use the noise reduction technique. This paper represents a new design method by modeling that conceptually decides transfer function in S-domain and in Z-domain, determines the cutoff frequency of signal, maximizes signal power in each integrator, and decides optimal transmission-zero frequency for noise. The active area of the prototype chip is 5.25$\textrm{mm}^2$, and it dissipates 10 mW of power from a 5V supply.

      • KCI등재

        생체자기 신호측정을 위한 고인덕턴스 코일 내장형 온칩 자기센서

        류현준(HyunJune Lyu),최준림(Jun Rim Choi) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.6

        생체자기신호 측정을 위해 고인덕턴스 코일과 계측 증폭기를 내장한 자기센서칩을 0.18㎛ CMOS공정으로 제작하였다. 생체자기신호를 측정하기 적합한 감도와 대역폭을 가지는 고인덕턴스 코일센서를 전자기장 시뮬레이션 프로그램으로 설계하였으며, 온칩에 구현하기 위해 트렌스컨덕턴스 감쇄방법 적용한 low gm OTA를 구현하였다. 자기센서칩의 출력신호 감도는 3.25fT/㎶이며, output reference noise는 21.1fT/√㎐이다. 계측 증폭기부분은 current feedback 기반으로 설계되었으며, 자기신호 잡음을 줄이기 위해서 0.5∼5㎑의 대역의 BPF를 설계하였다. MPW칩 테스트에서 common mode rejection ratio(CMRR)는 117.5㏈로 측정하였으며, input reference noise가 0.87㎶ 이하로 유지되도록 설계하였다. Magnetic sensor chip for measuring bio-magnetism is implemented in 0.18μm CMOS technology. The magnetic sensor chip consists of a small-sized high inductance coil sensor and an instr㎛entation amplifier (IA). High inductance coil sensor with suitable sensitivity and bandwidth for measurement of bio-magnetic signal is designed using electromagnetic field simulation. Low gm operational transconductance amplifier (OTA) using transconductance reduction techniques is designed for on-chip solution. Output signal sensitivity of magnetic sensor chip is 3.25fT/㎶ and reference noise of 21.1fT/√㎐. Proposed IA is designed along with band pass filters(BPF) to reduce magnetic signal noise by using current feedback techniques. Proposed IA achieves a common mode rejection ratio of 117.5㏈ while the input noise referred is kept below 0.87㎶.

      • KCI등재

        시간 분할 워터마킹 알고리즘의 H.264 적용 및 검증

        윤진선(Jin Seon Youn),최준림(Jun Rim Choi) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.6

        본 논문에서는 시간분할 워터마크 삽입 알고리즘을 제안하고, 동영상 압축 표준인 H.264/AVC에 적용하였다. 시간분할 워터마크 삽입 알고리즘은 워터마크를 여러 조각으로 나눈 후, 각각의 조각을 여러 프레임의 공간영역에 나눠 삽입하는 것으로, 이러한 삽입 방법을 통해 비가시성과 내성을 가지며, 동영상 인코더의 변경 없이 알고리즘 적용할 수 있는 장점이 있다. 그리고 주파영역에 워터마크를 삽입하는 기존 방법과는 달리 모든 동영상 압축 표준에 적용 가능한 장점을 가진다. 제안하는 알고리즘의 검증을 위해 워터마크 코어를 Verilog-HDL로 구현 했으며, Excalibur와 H.264/AVC 참조코드를 사용해 하드웨어 및 소프트웨어 통합검증을 수행했다. 검증결과 워터마크가 삽입된 영상과 원본 영상간의 PSNR은 60㏈이상 이였으며, 양자화 파라미터 28을 가지는 H.264/AVC 인코딩에서도 워터마크가 80% 이상 유지됨을 확인하였다. In this paper, we propose watermark algorithm called TDWA(Time-Division Watermarking Algorithm) and we applied the proposed algorithm to H.264 video coding standard. We establish that a proposed algorithm is applied to H.264 baseline profile CODEC. The proposed algorithm inserts a watermark into the spatial domain of several frames. We can easily insert strong and invisible watermarks into original pictures using this method. For verification of the proposed algorithm, we design hardware core using Verilog-HDL and Excalibur for JM 8.7 code with hardware & software co-simulation. As a result of verification, the PSNR between watermarked pictures and original pictures are more than 60㏈ and we found the watermark is kept more than 80% after encoding of H.264/AVC with quantization parameter of 28 in baseline profile.

      • KCI등재

        H.264/AVC 비디오 보호를 위한 비가시적 워터마킹의 설계 및 검증

        박혜정(Hye Jeong Park),최준림(Jun Rim Choi) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.6

        본 논문에서는 차세대 비디오 압축 표준인 H.264/AVC의 지적 재산권 보호를 위한 워터마크 이미지를 양자화 이후의 계수에 삽입하고 검출하는 방법을 제안하고 검증하였다. 제안한 비가시적 워터마킹 알고리즘은 양자화 단계 이후에 I 프레임의 휘도성분에만 워터마크를 삽입하기 때문에 압축 과정에 의한 손실을 피할 수 있는 장점이 있다. 여러 테스트 영상에 대해 다양한 테스트를 수행한 결과 제안한 알고리즘은 워터마크 삽입으로 인한 영상의 화질 열화가 1㏈ 이하이며, 워터마크 삽입 또는 추출에 의한 계수 변형으로 인해 bit rate 증가율이 2% 정도이고, 전체 수행 시간에 미치는 영향도 2% 이하의 결과를 얻을 수 있었다. 하이닉스 0.25㎛ 공정을 사용하여 설계한 IP를 H.264 압축 코어에 적용하여 최대 115㎒에서 동작 검증하였으며 워터마크를 삽입한 동영상의 PSNR은 35㏈를 유지할 수 있었다. In this paper, we propose and design a new H.264/AVC watermarking algorithm for protection of copyright by inserting a watermark after quantization. This invisible watermarking algorithm inserts a watermark into chrominance components of I frame such that we can avoid degradation of original images. According to test results we could limit image degradation by 1㏈, avoid bit rate increment within 2% and increase processing time by only 2%. The IP is designed by Hynix 0.25 micron technology and the maximum operating frequency of 115㎒ is achieved. The PSNR of the embedded watermark is about 35㏈ according to the test result.

      • KCI등재
      • KCI등재

        SRAM 셀 안정성 분석을 이용한 고속 데이터 처리용 TCAM(Ternary Content Addressable Memory) 설계

        안은혜(Eun Hye Ahn),최준림(Jun Rim Choi) 한국산업정보학회 2013 한국산업정보학회논문지 Vol.18 No.5

        본 논문에서는 고속 데이터 처리용 TCAM(Ternary Content Addressable Memory) 설계를 위하여 6T SRAM cell의 안정성 분석 방법에 대해 기술하였다. TCAM은 고속 데이터 처리를 목적으로 하기 때문에 동작 주파수가 높아질수록 필요 시 되는 CMOS 공정의 단위가 작아지게 된다. 공급 전압의 감소는 TCAM 동작에 불안정한 영향을 줄 수 있으므로 SRAM cell 안정성 분석을 통한 TCAM 설계가 필수적이다. 우리는 6T SRAM의 정적 노이즈 마진(SNM)을 측정하여 분석하였고, TCAM의 모든 시뮬레이션은 0.18㎛ CMOS 공정을 사용하여 확인하였다. This paper deals with the analysis of 6T SRAM cell stability for Hi-speed processing Ternary Content Addressable Memory. The higher the operation frequency, the smaller CMOS technology required in the designed TCAM because the purpose of TCAM is high-speed data processing. Decrease of Supply voltage is one cause of unstable TCAM operation. Thus, We should design TCAM through analysis of SRAM cell stability. In this paper we propose methodology to characterize the Static Noise Margin of 6T SRAM. All simulations of the TCAM have been carried out in 180nm CMOS process technology.

      • KCI우수등재

        자원 공유방법을 이용한 저면적 가변구조형 암호 칩 설계

        정정훈(Jeong Hun Jeong),최준림(Jun Rim Choi) 대한전자공학회 2018 전자공학회논문지 Vol.55 No.3

        최근 보안 통신이 급속히 발전하고 있기 때문에 암호화 및 효과적인 시스템이 점차 중요해지고 있다. 본 논문에서는 공유방법을 이용한 저면적의 암호화 칩을 제안한다. 제안된 암호 칩은 두 가지 이점을 제공하는데 빠른 처리 속도와 작은 회로 면적이다. 암호 프로세서의 면적을 줄이기 위해 입출력 Register와 Key-Register를 공유하였으며, AES와 ARIA의 치환계층과 확산계층의 하드웨어 자원이 공유되도록 설계하였다. 회로 합성 결과 제안된 암호 알고리즘의 면적은 21%가 감소되었다. 여러가지 알고리즘을 제공하는 어레이 프로세서 (ECC, AES, ARIA 및 HIGHT)를 설계하였으며 Virtex-5 FPGA로 구현하여 암호화 및 복호화 동작을 확인하였다. 또한 제안된 암호 칩은 0.18μm CMOS 기술을 이용하여 구현되었다. 제안된 ECC, AES, ARIA 및 HIGHT의 암호화 어레이 프로세서는 각각 40Kbps, 1,085Mbps, 746Mbps 및 175Mbps이며 암호화 알고리즘의 재구성이 가능한 유연성과 하드웨어 성능을 보여준다. Since the secure communication is growing rapidly, encryption and highly effective system bandwidth is becoming more and more important. A fast and small area architecture for the cryptographic chip is proposed in this paper. The proposed architecture providing two benefits: those are high speed of operation and occupied less area. In order to reduce the area of the cryptographic processor, I/O and Key Register were shared. It is designed to share of the replacement layer and the spreading layer of AES and ARIA. As a result of the circuit synthesis, the area of the proposed cryptographic algorithm is reduced by 21%. We designed an array processor-based Small-area encryption chip (ECC, AES, ARIA and HIGHT) that is used to select algorithms. Also, the array processor was implemented Virtex-5 FPGA and confirmed the encryption and decryption operation and implemented using 0.18μm CMOS technology. Cryptography Array Processor of ECC, AES, ARIA, and HIGHT indicates high performance at 40Kbps, 1,085 Mbps, 746 Mbps and 175 Mbps respectively. The proposed design of crypto chip shows the reconfigurable flexibility of the encryption algorithm and high hardware performance.

      • KCI등재

        JPEG2000 DWT에 기반한 적응형 블록 워터마킹 구현

        임세윤(Se-Yoon Lim),최준림(Jun Rim Choi) 대한전자공학회 2007 電子工學會論文誌-SD (Semiconductor and devices) Vol.44 No.11

        본 논문에서는 JPEG2000 DWT에 대한 워터마킹 알고리즘들의 화질 저하와 에지 부근의 블록화 문제를 해결하기 위하여 두 개의 스케일링 변수를 사용하여 블록간의 워터마킹 신호가 영상에 따라 자동 조절되는 적응형 블록 워터마킹을 제안하고 검증하였다. 저주파 LL 부대역의 모든 계수들의 평균값과 블록 평균값과의 비를 스케일 변수로 사용하여 1차 강도 조절을 하고, 현재 블록 평균값과 다음 인접 블록 평균값의 비를 2차 스케일링 변수로 사용하여 강도 조절을 함으로써 비가시성과 화질 저하의 문제를 해결하였다. 적응형 블록 워터마킹은 원본 영상에 의해 자동으로 생성되며, 영상의 밝기 값에 따라 워터마크의 강도가 조절된다. 동일한 강도의 워터마크를 삽입하는 대신에 블록 단위별로 서로 다른 강도를 가지는 워터마크를 삽입함으로써 기존 알고리즘들보다 비가시성적인 특성이 4∼14㏈ 향상되었으며 필터 공격, JPEG2000 압축, 리사이즈, 자르기 등과 같은 다양한 워터마크 공격에도 더욱 견고한 특성을 보였다. 또한 제안한 방식을 JPEG2000 칩에도 적용하기 위해 Hynix 0.25㎛ CMOS 공정을 사용하여 ASIC으로 구현하여 검증하였다. In this paper, we propose and verify an adaptive block watermarking algorithm based on JPEG2000 DWT, which determines watermarking for the original image by two scaling factors in order to overcome image degradation and blocking problem at the edge. Adaptive block watermarking algorithm uses 2 scaling factors, one is calculated by the ratio of present block average to the next block average, and the other is calculated by the ratio of total LL subband average to each block average. Signals of adaptive block watermark are obtained from an original image by itself and the strength of watermark is automatically controlled by image characters. Instead of conventional methods using identical intensity of a watermark, the proposed method uses adaptive watermark with different intensity controlled by each block. Thus, an adaptive block watermark improves the visuality of images by 4∼14㏈ and it is robust against attacks such as filtering, JPEG2000 compression, resizing and cropping. Also we implemented the algorithm in ASIC using Hynix 0.25 ㎛ CMOS technology to integrate it in JPEG2000 codec chip.

      • KCI등재

        병렬처리 기반의 H.264/AVC 인코더를 위한 저 메모리 대역폭 움직임 예측 코어설계

        김시혜(Shi-hye Kim),최준림(Jun-rim Choi) 大韓電子工學會 2011 電子工學會論文誌-SD (Semiconductor and devices) Vol.48 No.2

        본 논문에서는 H.264/AVC 인코더를 위한 하드웨어 지향 알고리즘의 정화소 및 부화소 움직임 예측 코어를 제안한다. 정화소 움직임 엔진의 경우 참조블록은 병렬 처리 내의 연속된 현재 블록들에 공유되어 데이터 재사용율을 높이고 오프칩 대역폭을 줄인다. 부화소 움직임 엔진의 경우 두 단계의 순차적 보간 신호 생성 대신 불필요한 후보 위치들 대신 1/2과 1/4 화소정 밀도 신호를 병렬 기법으로 생성하여 처리량을 두배로 높인다. 또한 제안하는 H.264 움직임 예측 코어는 Chartered 0.18㎛ CMOS 1P5M 공정의 MPW(Multi-Project Wafer)를 통해 칩으로 제작되었으며 높은 처리량으로 HDTV 720p 30fps를 실시간 지원한다. In this paper, we present integer and fractional motion estimation IP for H.264/AVC encoder by hardware-oriented algorithm. In integer motion engine, the reference block is used to share for consecutive current macro blocks in parallel processing which exploits data reusability and reduces off-chip bandwidth. In fractional motion engine, instead of two-step sequential refinement, half and quarter pel are processed in parallel manner in order to discard unnecessary candidate positions and double throughput. The H.264/AVC motion estimation chip is fabricated on a MPW(Multi-Project Wafer) chip using the chartered 0.18㎛ standard CMOS 1P5M technology and achieves high throughput supporting HDTV 720p 30 fps.

      • KCI등재

        자기 공진 방식의 고효율 무선 전력 전송 시스템 및 배터리 충전 칩

        윤진환(Jin Hwan Youn),박성열(Seong Yeol Park),최준림(Jun Rim Choi) 대한전자공학회 2015 전자공학회논문지 Vol.52 No.6

        본 논문에서는 모바일 기기의 배터리 무선 충전을 위해 효율이 향상된 자기공진방식 무선전력전송 시스템을 제시한다. 전송효율의 향상과 소형화를 위해 HFSS를 이용한 전자기 시뮬레이션을 통해 공진기 구조를 설계 및 제작하였다. 입력 임피던스와 출력 임피던스 차이에 의한 반사를 줄이기 위해 임피던스 매칭 네트워크를 적용하였다. 모바일 기기의 배터리 충전을 위해 0.35㎛ BCD 공정을 이용하여 정류회로와 레귤레이터를 포함하는 전력수신 칩을 설계하였다. 무선전력전송 시스템 효율은 최대 75.1%를 보였으며 시스템 검증을 위한 실험에서 최대 70cm거리에서 상용화된 휴대폰 배터리(3.7V, 6.11Wh, 1680mAh)를 부하로 사용하여 충전을 확인하였다. In this paper, we propose enhanced wireless power transfer system based on magnetic resonance for portable electronic device charging. Resonators were designed and fabricated for efficiency improvement and miniaturization through electromagnetism simulation using HFSS(High Frequency Structure Simulator). Impedance matching network is employed to minimize reflections that is caused by difference between input impedance and output impedance. Receiver IC that consist of rectifier and Low Drop Out(LDO) regulator were designed and fabricated to reduce power loss. This chip is implemented in 0.35㎛ BCD technology. A maximum overall efficiency of 73.8% is determined for the system through experimental verification.

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