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- 저자 : 조정완(Jung W. Cho) (검색결과 6 건)
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조정완(Jung W. Cho),임해철(Hae C. Lim) 한국정보과학회 1981 정보과학회논문지 Vol.8 No.1
컴퓨터 시스템에서 많은 데이타를 여러 사용자가 이용할 때 정보의 불법적인 검색이나 수정을 하는 일이 발생하는데 이를 효과적으로 방지하기 위한 쏘프트 웨어 기법이 필요하게 되었다. 본 논문에서는 계층모형에서 유용하게 사용할 수 있는 보호기법을 제안하였으며 이를 소규모의 데이타 베이스 시스템에 설치하여 검토 분석하였다. As the amount of data is being increased, the use of data in computer systems is increasing and this use is being accompanied by grossly inadequate safeguards provided by the manufactures. Therefore we are currently able, by technological means, to effectively destroy, retrieve and modify unauthorized file. In this paper, we propose a protection mechanism that can be employed effectively the hierarchical data bases. Furthermore, it is demonstrated that the proposed mechanism can easily be implemented in a low cost, small scale data base system.
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조정완(Jung W. Cho),이희섭(H. S. Lee) 한국정보과학회 1981 정보과학회논문지 Vol.8 No.3
이 논문에서는 순서논리회로의 설계를 위하여 내부상태에 코드를 부여하는 방법을 제시하였다. 구체적으로 상태천이 표로부터 가능한 모두 상태의 쌍에 대하여 인접계수(adjacency weight)를 구하여 이들의 인접도를 최대로 하는 방법을 제시하였다. 이 방법에서는 그래프이론을 사용하였으며 실제로 알고리즘을 개발하여 프로그램을 통하여 실험하였다. 실험결과에 의하면 여기서 제안한 방법은 순서논리회로의 상태에 임의로 코드를 부여하는 것보다는 경제적이며 실제로 사용한 몇가지 예에서 기존의 방법들 보다 대부분의 경우에 경제적으로 우월한 설계가 가능함을 보였다. A heuristic algorithm for assigning codes to the internal states of synchronous sequential machines so as to minimize the internal logic in two-level form is proposed. The algorithm assigns binary variables to the states such that state adjacency can be maximized by the systematic assignment of the states into the nodes of a regular graph. An expected time complexity of the proposed algorithm in the worst case is O[n³*(log₂n)²], where n is the number of states in a sequential machine. The experimental results show that the proposed algorithm performs better than the random assignments and usually better than finding suboptimal embedding of the adjacency graph.
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조정완(JUNG W. CHO),정규식(KYU S. CHUNG) 한국정보과학회 1981 정보과학회논문지 Vol.8 No.4
이 논문에서는 high level 시뮬레이션 언어 (simulation language)인 MIMIC을 직접 수행하는 high level 언어컴퓨터 시스템구조를 제안하였다. 이 시스템은 다중 프로세서구성방식으로, I/O프로세서가 MIMIC 프로그램을 내부코드로 변환시켜주고 그것을 execution 프로세서가 수행하여 그 결과를 다시 I/O 프로세서로 보내주어 출력시키는 scheme을 갖고 있다. 이 시스템은 구조상(architecture) 특징으로서는 프로세서간의 communication overhead를 줄이고 상용의 메모리 구조(Conventional memory structure)를 변화시킴으로써 이득을 얻는 하드웨어(hardware)라는점을 들 수 있겠다. 실험결과를 통해, 수행속도가 NOVA 1200 컴퓨터보다 50배 정도 빠르다는 것이 판명되었으며 속도를 더 빠르게 할 수 있는 가능성이 있다는 것을 알게 되었다. This paper proposes a high level language computer architecture, called DEX, which directly executes a high level system simulation language, MIMIC. DEX is organized with a multiple processor configuration consisting of an execution processor and an I/O processor. The latter translates MIMIC programs into the internal codes for the former for execution. The results are then returned to the I/O processor for output purpose. Some, design considerations are given to obtain hardware which reduces communication overhead between processors and to profit by modifying conventional memory structure. Experimental result shows that the execution time of DEX is approximately 50 times faster than NOVA 1200 alone.
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조정완(Jung W. Cho),이계성(Gye S. Lee) 한국정보과학회 1982 정보과학회논문지 Vol.9 No.2
본 논문에서는 여러분의 비트 슬라이스 모듈들을 두어 상호연결을 통해 재구성하므로서 모듈들의 고장을 허용할 수 있는 고장 허용 비트 슬라이스 프로세서를 설계하였다. 일반적인 기본적 모듈들을 제안하였고 모듈간의 상호연결 알고리즘과 reconfiguration 알고리즘을 개발하였고 recovery방법을 소개하였다. 신뢰도 계산을 통해 일반화된 reconfiguration 알고리즘이 더 개선된 신뢰도를 얻을 수 있음을 보였다. 이러한 모듈과 reconfiguration 알고리즘을 적용하여 고장 허용 비트 슬라이스 시스템의 architecture를 제안하였다. For a bit-sliced processor system to tolerate module (or slice) failures, the module interconnection is very important. Bit-sliced processor can be fault-tolerant by reconfiguration of modules through interconnection with redundancies. This paper proposes the generalized basic module and its application to the generalized distributed reconfiguration scheme, develops the reconfiguration algorithm, and introduces the recovery method. The reliability improvement of the generalized distributed reconfiguration scheme over the distributed reconfiguration scheme is confirmed by the computation of the MTTF.
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조정완(Jung W Cho),박영길(Young G. Park) 한국정보과학회 1982 정보과학회논문지 Vol.9 No.2
This paper proposes a microdiagnostic procedure for efficient fault diagnosis of bit-sliced processors that are formed by an array of many identical bit-slice processors. Test generation procedures for testing the entire array simultaneously instead of testing single slice, one after another, is presented, which is based on the high functional fault model, restricted multiple-slice fault assumption within an array. Fault detection and fault location procedures using the generated test sequence are also presented. Using these procedures, a test microprogram and a diagnostic system for the bit-sliced processor constructed by the array of four Am2901 bit-slices are developed. 본 논문에서는 다수의 동일한 비트 슬라이스의 행렬로 구성된 프로세서를 위한 효과적인 고장진단방법을 제안하였다. 구체적으로 high functional 고장모형과 restrited multiple alice fault 가정하에 행렬내의 슬라이스를 하나씩 테스트하는 대신에 전체 행렬을 동시에 테스트하는 test generation 방법을 제시하고, 또 이 방법으로 구한 테스트 패턴을 이용한 고장검출 및 슬라이스 단위의 고장위치 지정방법을 제안하였다. 위에서 제안한 방법을 이용하여 내게의 Am2901 슬라이스로 구성된 프로세서에 적용 가능한 테스트 마이크로프로그램 및 고장진단을 위한 시스템을 설계하였다.
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무충돌 시간예약 기법 : 입력버퍼 ATM 스위치에서의 효율적인 멀티캐스트 셀 스케쥴링 알고리즘
조민희(Minhee Cho),송효정(Hyojeong Song),권보섭(Boseob Kwon),윤현수(Hyunsoo Yoon),조정완(Jung W. Cho) 한국정보과학회 1997 한국정보과학회 학술발표논문집 Vol.24 No.1A
온라인 화상회의, VOD 등의 멀티캐스트(multicast) 특성을 갖는 서비스를 효율적으로 제공하기 위해서는 스위치 수준에서의 멀티캐스트 트래픽 처리를 위한 연구가 필요하다. ATM 스위치 중 입력버퍼형은 하드웨어 구현 복잡도가 낮아 고속의 트랙픽 처리와 대용량 스위치 구현에 적합한 반면, 높은 성능을 가지기 위해서는 임의접근(random access) 입력버퍼와 좋은 셀 스케쥴링 알고리즘이 필요하다. 본 논문에서는 입력 버퍼형 ATM 스위치에서의 멀티캐스트 셀 스케쥴링 알고리즘인 무충돌 시간예약(CFTR) 기법을 제안한다. CFTR 기법은 입력버퍼의 셀의 전송시점을 충돌이 없도록 예약함으로써 높은 처리율을 가질 수 있도록 하며, 이를 위해 입력단, 출력단 스케쥴러에 예약 테이블을 둔다. CFTR 기법은 각 출력단 스케쥴러에서의 예약과정이 간단하고 독립적, 병렬적 수행이 가능하므로 고속 트래픽 처리에 적합하다. CFTR 기법의 성능평가를 위해 시뮬레이션을 통해 기존의 셀 스케쥴링 방식과 비교하며, 약간의 하드웨어 추가로 매우 좋은 성능을 보임을 알 수 있다.
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