니블 RLE 코드에 의한 비트 맵 데이타의 압축과 복원에 관한 연구

조경연,Jo, Gyeong-Yeon 한국정보처리학회 1995 정보처리논문지 Vol.2 No.6

In this paper, a nibble RLE(Run Length Encoding) code for real time compression and decompression of Hanguel bit map font and printer data is proposed. The nibble RLE code shows good compression ratio in complete form Hangeul Myoungjo and Godik style bit map font and printer output bit map data. And two ASICs seperating compression and decompression are designed and simulated on CAD to verify the proposed code. The 0.8 micron CMOS Sea of Gate is used to implement the ASICs in amount of 2, 400 gates, and these are running at 25MHz. Therefore, the proposed code could be implemented with simple hardware and performs 100M bit/sec compression and decomression at maximum, it is good for real time applications. 본 논문에서는 한글 비트 맵 폰트와 프린터 데이타의 실시간 압축과 복원에 적합 한 니블 RLE(Run Length Encoding)코드를 제안한다. 제안한 코드를 명조체와 고딕체 완성형 한글 폰트와 프린터 출력 데이타에 적용하여 압축율이 좋음을 보인다. 그리고 압축과 복원을 분리하여 각각 하나의 ASIC(주문형 반도체)으로 설계하고 CAD상에서 시뮬레이션하여 동작을 확인한다. ASIC은 0.8 미크론 CMOS 게이트 어레이로 설계하여 약 2,400 게이트가 소요되었으며 25MHz 클럭으로 동작 하였다. 따라서 제안한 코드는 간단한 하드웨어로 최고 100M bit/sec로 압축 및 복원을 수행하여 실시간 응용에 적합 하다.

『一生記』

조경연 한국신교연구소 2020 대종교연구 Vol.3 No.-

EISC : 실장 제어 마이크로프로세서

조경연 한국멀티미디어학회 2002 한국멀티미디어학회지 Vol.6 No.2

DL-1-Amino Alkyl Phosphonic Acid 와 그 유도체들의 합성 (ll)

조경연,김덕찬,김용준,Kyung Yeon Cho,Duck Chan Kim,Yong Joon Kim 대한화학회 1971 대한화학회지 Vol.15 No.5

Six previously unreported N-acylated-DL-1-amino alkyl phosphonic acids were prepared; N-Acetyl-DL-1-amino-3-methyl butyl phosphonic acidN-Benzoyl-DL-1-amino-2-methyl propyl phosphonic acidN-Benzoyl-DL-1-amino-3-methyl butyl phosphonic acidN-Benzoyl-DL-1-amino-2-methyl butyl phosphonic acidN-Acetyl-DL-1-amino-2-methyl propyl phosphonic acidN-Acetyl-DL-1-amino-2-methyl butyl phosphonic acidThe first four compounds were characterized, and the last two compounds were obtained in the crude oil state. The above three DL-1-amino-alkyl phosphonic acid were synthesized from iso-valeric acid, iso-caproic acid and ${\beta}$-methyl valeric acid using Hell-Volhard-Zelinsky reaction, the condensation reaction with triethyl-phosphite and the modified Curtius Reaction. Iso-caproic acid and ${\beta$-methyl valeric acid were prepared by the conventional methods.

16/32비트 길이 명령어를 갖는 32비트 마이크로 프로세서에 관한 연구

조경연,Cho, Gyoung-Youn 한국정보처리학회 2000 정보처리논문지 Vol.7 No.2

마이크로 프로세서의 동작 속도가 빨라지면서 메모리의 데이터 전송 폭이 시스템 성능을 제한하는 중요 인자로 대두되면서 코드 밀도가 높은 컴퓨터 구조에 대한 연구의 필요성이 증대되고 있다. 본 논문에서는 코드 밀도가 높은 32비트 마이크로 프로세서 구조로 16비트와 32비트 2종류 길이의 명령어를 가지는 가칭 2가지 길이 명령어 세트 컴퓨터(Bi-length Instruction Set Computer : BISC)를 제안한다. 32비트 BISC는 16개의 범용 레지스타를 가지며, 오프셋과 상수 오퍼랜드의 길이에 따라서 2종류의 명령어를 가진다. 제안한 32비트 BISC는 FPGA로 구현하여 1.8432MHz에서 모든 기능이 정상적으로 동작하는 것을 확인하였고, 크로스 어셈블러와 크로스 C/C++ 컴파일러 및 명령어 시뮬레이터를 설계하고 동작을 검증하였다. BISC의 코드 밀도는 기존 RISC의 130~220%, 기존 CISC의 130~140%로 높은 장점을 가진다. 따라서 데이터 전송 폭을 적게 요구하므로 차세대 컴퓨터 구조로 적합하고, 프로그램 메모리 크기가 작아지므로 실장 제어용 마이크로 프로세서에 적합하기 때문에 폭 넓은 활용이 기대된다. he speed of microprocessor getting faster, the data transfer width between the microprocessor and the memory becomes a critical part to limit the system performance. So the study of the computer architecture with the high code density is cmerged. In this paper, a tentative Bi-Length Instruction Set Computer(BISC) that consists of 16 bit and 32 bit length instructions is proposed as the high code density 32 bit microprocessor architecture. The 32 bit BISC has 16 general purpose registers and two kinds of instructions due to the length of offset and the size of immediate operand. The proposed 32 bit BISC is implemented by FPGA, and all of its functions are tested and verified at 1.8432MHz. And the cross assembler, the cross C/C++ compiler and the instruction simulator of the 32 bit BISC are designed and verified. This paper also proves that the code density of 32 bit BISC is much higher than the one of traditional architecture, it accounts for 130~220% of RISC and 130~140% of CISC. As a consequence, the BISC is suitable for the next generation computer architecture because it needs less data transfer width. And its small memory requirement offers that it could be useful for the embedded microprocessor.

싱글 포트 듀얼 램(Ⅰ)

조경연,허웅,이주근 명지대학교 대학원 1989 明知大學校開校四十周年記念論文集 Vol.1989 No.-

In this paper, we propose the architecture of the SPDRAM(Single Port Dual RAM) which is a hierarchical memory device containing both SRAM and DRAM. At the conventional cache design, to get the marits of high integration of DRAM and of high speed of SRAM, both of SRAM and DRAM are used by the external placement. So, it results in no good performance due to narrow data transfer width. To overcome this drawback of conventional cache, the proposed SPDRAM has a SRAM cell which works by the unit of a word line between DRAM sense amp and I/O data gate. This architecture can enlarge the data transfer width. This SPDRAM also eliminates the overlapped circuits of SRAM and DRAM. That enhances the integration degree and gives the versatile functions with new control scheme. The SPDRAM fits into high performance memory system like computer. And also it allows to make various kinds of SPDRAM and to expend to 4 Mbit and 16 Mbit ones.

기본 모드에서 동작하는 비동기 순차 회로의 시험 벡터 생성

趙庚衍,李宰勳,閔炯福 성균관대학교 1998 학술회의지원논문목록집 Vol.1998 No.-

비동기 순차 회로에 대한 시험 벡터를 생성하는 문제는 매우 어려운 문제로 남아 있다. 현재까지 이 문제 에 대한 알고리즘은 거의 없었다. 그리고, 기존의 접근 방식은 시험 벡터를 생성하는 동안에는 피이드백 루프를 절단하여 그 곳에 플립플롭이 있는 것처럼 가정하고 시험 벡터를 생성하는 방식이었다. 그래서, 기존의 알고리즘은 동기 순차 회로용 시험 벡터 생성 알고리즘과 매우 유사하였다. 이것은 시험 벡터를 생성할 때에는 비동기 순차회로를 동기 순차 회로로 가정하고 시험 벡터를 생성한다는 것을 의미한다. 그러므로, 생성된 시험 벡터가 비동기 순차 회로에 적용되었을 때, 대상 결함을 검출하지 못할 수도 있다는 것을 나타낸다. 본 논문에서는 비동기 순차 회로에 대한 시험 벡터를 생성할 수 있는 알고리즘을 제시하였다. 본 논문에서 제안된 알고리즘을 적용하여 생성된 시험 벡터는 임계레이스(critical race) 문제와 순환(oscillation) 문제의 발생을 최소로 하면서 비동기 순차 회로의 결함을 검출할 수 있다. 그리고, 본 논문에서 제안된 알고리즘을 적용하여 생성된 시험 벡터는 비동기 순차 회로에 대해서 대상 결함을 검출하는 것이 보장된다. Generating test patterns for asynchronous sequential circuits remains to be a very difficult problem. There are few algorithms for this problem, and previous works cut feedback loops, and insert synchronous flip-flops in the feedback loops during ATPG. The conventional algorithms are similar to the algorithms for synchronous sequential circuits. This means that the conventional algorithms generate test patterns by modeling asynchronous sequential circuits as synchronous sequential circuits. So, test patterns generated by those algorithms may not detect target faults when the test patterns are applied to the asynchronous sequential circuit under test. In this paper an algorithm is presented to generate test patterns for asynchronous squential circuits. Test patterns generated by the algorithm can detect tasget faults for asynchronous sequential circuits with the minimal possibility of critical race problem and oscillation. And it is guaranteed that the test patterns generated by the algorithm will detect taraet faults.

개선된 뉴톤-랍손 역수 및 역제곱근 알고리즘

조경연,Cho, Gyeong-Yeon 한국정보통신학회 2007 한국정보통신학회논문지 Vol.11 No.1

다음은 부동소수점 역수 및 역제곱근 계산에 많이 사용하는 뉴톤-랍손 알고리즘은 일정한 횟수의 곱셈을 반복하여 계산한다. 본 논문에서는 뉴톤-랍손 알고리즘의 반복 과정의 오차를 예측하여 오차가 정해진 값보다 작아지는 시점까지 반복 연산하는 개선된 뉴톤-랍손 알고리즘을 제안한다. 본 논문에서 제안한 알고리즘은 입력 값에 따라서 곱셈 횟수가 다르므로, 평균 곱셈 횟수를 계산하는 방식을 유도하고, 여러 크기의 근사 테이블에서 단정도실수 및 배정도실수의 역수 및 역제곱근 계산에 필요한 평균 곱셈 횟수를 산출한다. 이들 평균 곱셈 횟수를 종래 알고리즘과 비교하여 본 논문에서 제안한 알고리즘의 우수성을 증명한다. 본 논문에서 제안한 알고리즘은 오차가 일정한 값보다 작아질 때까지만 반복 연산을 수행하므로 역수 및 역제곱근 계산기의 성능을 높일 수 있고 최적의 근사 테이블을 구성할 수 있다. 본 논문의 연구 결과는 디지털 신호처리, 컴퓨터 그라픽스, 멀티미디어, 과학 기술 연산 등 부동소수점 계산기가 사용되는 분야에서 폭 넓게 사용될 수 있다. The Newton-Raphson's algorithm for finding a floating point reciprocal and inverse square root calculates the result by performing a fixed number of multiplications. In this paper, an improved Newton-Raphson's algorithm is proposed, that performs multiplications a variable number. Since the number of multiplications performed by the proposed algorithm is dependent on the input values, the average number of multiplications per an operation is derived from many reciprocal and inverse square tables with varying sizes. The superiority of this algorithm is proved by comparing this average number with the fixed number of multiplications of the conventional algorithm. Since the proposed algorithm only performs the multiplications until the error gets smaller than a given value, it can be used to improve the performance of a reciprocal and inverse square root unit. Also, it can be used to construct optimized approximate tables. The results of this paper can be applied to many areas that utilize floating point numbers, such as digital signal processing, computer graphics, multimedia, scientific computing, etc.

토막이야기 2-바퀴벌레 사랑하기

조경연 우리신학연구소 1998 갈라진 시대의 기쁜소식 Vol.- No.324

계층구조 기억소자의 비트라인

조경연,허웅,이주근 명지대학교 대학원 1989 明知大學校開校四十周年記念論文集 Vol.1989 No.-

This paper proposes a hierarachical bit line structure containing both of SRAM and DRAM. The hierarchical bit line consists of DRAM cell, DRAM sense amp, interface gate, SRAM cell and other auxiliary circuits. It functions with high versatility, which adpots well into computer memory. And also, the extended hierarchical bit line which is the extended one of the hierarchical bit line can mark the mapping of memory system in a good efficient way at on-chip. The proposed bit lines are simulated with SPICE to conform their operations.