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        오차 교정 K차 골드스미트 부동소수점 나눗셈

        조경연,Cho, Gyeong-Yeon 한국정보통신학회 2015 한국정보통신학회논문지 Vol.19 No.10

        부동소수점 나눗셈에서 많이 사용하는 골드스미트 부동소수점 나눗셈 알고리즘은 한 회 반복에 두 번의 곱셈을 수행한다. 본 논문에서는 한 회 반복에 K 번 곱셈을 수행하는 가칭 오차 교정 K차 골드스미트 부동소수점 나눗셈 알고리즘을 제안한다. 본 논문에서 제안한 알고리즘은 입력 값에 따라서 곱셈 횟수가 다르므로, 평균 곱셈 횟수를 계산하는 방식을 유도하고, 여러 크기의 근사 역수 테이블에서 단정도실수 및 배정도실수의 나눗셈 계산에 필요한 평균 곱셈 횟수를 계산한다. 또한 한 번의 곱셈과 판정으로 나눗셈 결과를 보정하는 알고리즘을 제안한다. 본 논문에서 제안한 알고리즘은 오차가 일정한 값보다 작아질 때까지만 반복 연산을 수행하므로 나눗셈 계산기의 성능을 높일 수 있다. 또한 최적의 근사 테이블을 구성할 수 있다. The commonly used Goldschmidt's floating-point divider algorithm performs two multiplications in one iteration. In this paper, a tentative error corrected K'th Goldschmidt's floating-point number divider algorithm which performs K times multiplications in one iteration is proposed. Since the number of multiplications performed by the proposed algorithm is dependent on the input values, the average number of multiplications per an operation in single precision and double precision divider is derived from many reciprocal tables with varying sizes. In addition, an error correction algorithm, which consists of one multiplication and a decision, to get exact result in divider is proposed. Since the proposed algorithm only performs the multiplications until the error gets smaller than a given value, it can be used to improve the performance of a divider unit. Also, it can be used to construct optimized approximate reciprocal tables.

      • 니블 RLE 코드에 의한 비트 맵 데이타의 압축과 복원에 관한 연구

        조경연,Jo, Gyeong-Yeon 한국정보처리학회 1995 정보처리논문지 Vol.2 No.6

        In this paper, a nibble RLE(Run Length Encoding) code for real time compression and decompression of Hanguel bit map font and printer data is proposed. The nibble RLE code shows good compression ratio in complete form Hangeul Myoungjo and Godik style bit map font and printer output bit map data. And two ASICs seperating compression and decompression are designed and simulated on CAD to verify the proposed code. The 0.8 micron CMOS Sea of Gate is used to implement the ASICs in amount of 2, 400 gates, and these are running at 25MHz. Therefore, the proposed code could be implemented with simple hardware and performs 100M bit/sec compression and decomression at maximum, it is good for real time applications. 본 논문에서는 한글 비트 맵 폰트와 프린터 데이타의 실시간 압축과 복원에 적합 한 니블 RLE(Run Length Encoding)코드를 제안한다. 제안한 코드를 명조체와 고딕체 완성형 한글 폰트와 프린터 출력 데이타에 적용하여 압축율이 좋음을 보인다. 그리고 압축과 복원을 분리하여 각각 하나의 ASIC(주문형 반도체)으로 설계하고 CAD상에서 시뮬레이션하여 동작을 확인한다. ASIC은 0.8 미크론 CMOS 게이트 어레이로 설계하여 약 2,400 게이트가 소요되었으며 25MHz 클럭으로 동작 하였다. 따라서 제안한 코드는 간단한 하드웨어로 최고 100M bit/sec로 압축 및 복원을 수행하여 실시간 응용에 적합 하다.

      • KCI등재후보

        비트 슬라이스 대합 S-박스에 의한 대칭 SPN 블록 암호

        조경연,송홍복,Cho, Gyeong-Yeon,Song, Hong-Bok 한국전자통신학회 2011 한국전자통신학회 논문지 Vol.6 No.2

        '스콜라' 이용 시 소속기관이 구독 중이 아닌 경우, 오후 4시부터 익일 오전 9시까지 원문보기가 가능합니다.

        Feistel and SPN are the two main structures in a block cipher. Feistel is a symmetric structure which has the same structure in encryption and decryption, but SPN is not a symmetric structure. Encrypt round function and decrypt round function in SPN structure have three parts, round key addition and substitution layer with S-box for confusion and permutation layer for defusion. Most SPN structure for example ARIA and AES uses 8 bit S-Box at substitution layer, which is vulnerable to Square attack, Boomerang attack, Impossible differentials cryptanalysis etc. In this paper, we propose a SPN which has a symmetric structure in encryption and decryption. The whole operations of proposed algorithm are composed of the even numbers of N rounds where the first half of them, 1 to N/2 round, applies a right function and the last half of them, (N+1)/2 to N round, employs an inverse function. And a symmetry layer is located in between the right function layer and the inverse function layer. The symmetric layer is composed with a multiple simple bit slice involution S-Boxes. The bit slice involution S-Box symmetric layer increases difficult to attack cipher by Square attack, Boomerang attack, Impossible differentials cryptanalysis etc. The proposed symmetric SPN block cipher with bit slice involution S-Box is believed to construct a safe and efficient cipher in Smart Card and RFID environments where electronic chips are built in. 블록 암호는 Feistel 구조와 SPN 구조로 나눌 수 있다. Feistel 구조는 암호 및 복호 알고리즘이 같은 구조이고, SPN 구조는 암호 및 복호 알고리즘이 다르다. SPN 구조에서의 암호 및 복호 라운드 함수는 키 합산층과 S-박스에 의하여 혼돈을 수행하는 치환층 및 확산층의 세 단계로 구성된다. AES, ARIA 등 많은 SPN 구조에서 8 비트 S-박스를 사용하므로 Square 공격, 부메랑 공격, 불능 차분 공격 등이 유효하다. 본 논문에서는 암호와 복호 과정이 동일한 SPN 구조 블록 암호 알고리즘을 제안한다. SPN 구조 전체를 짝수인 N 라운드로 구성하고 1 라운드부터 N/2 라운드까지는 정함수를 적용하고, (N/2)+1 라운드부터 N 라운드까지는 역함수를 적용한다. 또한 정함수단과 역함수단 사이에 대칭 블록을 구성하는 대칭단을 삽입한다. 대칭단은 간단한 비트 슬라이스 대합 S-박스로 구성한다. 비트 슬라이스 대합 S-박스는 Square 공격, 부메랑 공격, 불능 차분 공격 등의 공격을 어렵게 한다. 본 논문에서 제안한 SPN 블록 암호는 제한적 하드웨어 및 소프트웨어 환경인 스마트카드와 전자칩이 내장된 태그와 같은 RFID 환경에서 안전하고 효율적인 암호 시스템을 구성할 수 있다.

      • 싱글 포트 듀얼 램(Ⅰ)

        조경연,허웅,이주근 명지대학교 대학원 1989 明知大學校開校四十周年記念論文集 Vol.1989 No.-

        In this paper, we propose the architecture of the SPDRAM(Single Port Dual RAM) which is a hierarchical memory device containing both SRAM and DRAM. At the conventional cache design, to get the marits of high integration of DRAM and of high speed of SRAM, both of SRAM and DRAM are used by the external placement. So, it results in no good performance due to narrow data transfer width. To overcome this drawback of conventional cache, the proposed SPDRAM has a SRAM cell which works by the unit of a word line between DRAM sense amp and I/O data gate. This architecture can enlarge the data transfer width. This SPDRAM also eliminates the overlapped circuits of SRAM and DRAM. That enhances the integration degree and gives the versatile functions with new control scheme. The SPDRAM fits into high performance memory system like computer. And also it allows to make various kinds of SPDRAM and to expend to 4 Mbit and 16 Mbit ones.

      • 기본 모드에서 동작하는 비동기 순차 회로의 시험 벡터 생성

        조경연,이재훈,민형복 대한전자공학회 1998 電子工學會論文誌, C Vol.c35 No.9

        비동기 순차 회로에 대한 시험 벡터를 생성하는 문제는 매우 어려운 문제로 남아 있다. 현재까지 이 문제에 대한 알고리즘은 거의 없었다. 그리고, 기존의 접근 방식은 시험 벡터를 생성하는 동안에는 피이드백 루프를 절단하여 그 곳에 플립플롭이 있는 것처럼 가정하고 시험 벡터를 생성하는 방식이었다. 그래서, 기존의 알고리즘은 동기 순차 회로용 시험 벡터 생성 알고리즘과 매우 유사하였다. 이것은 시험 벡터를 생성할 때에는 비동기 순차회로를 동기 순차 회로로 가정하고 시험 벡터를 생성한다는 것을 의미한다. 그러므로, 생성된 시험 벡터가 비동기 순차 회로에 적용되었을 때, 대상 결함을 검출하지 못할 수도 있다는 것을 나타낸다. 본 논문에서는 비동기 순차 회로에 대한 시험 벡터를 생성할 수 있는 알고리즘을 제시하였다. 본 논문에서 제안된 알고리즘을 적용하여 생성된 시험 벡터는 임계레이스(critical race) 문제와 순환(oscillation) 문제의 발생을 최소로 하면서 비동기 순차 회로의 결함을 검출할 수 있다. 그리고, 본 논문에서 제안된 알고리즘을 적용하여 생성된 시험 벡터는 비동기 순차 회로에 대해서 대상 결함을 검출하는 것이 보장된다. Generating test patterns for asynchronous sequential circuits remains to be a very difficult problem. There are few algorithms for this problem, and previous works cut feedback loops, and insert synchronous flip-flops in the feedback loops during ATPG. The conventional algorithms are similar to the algorithms for synchronous sequential circuits. This means that the conventional algorithms generate test patterns by modeling asynchronous sequential circuits as synchronous sequential circuits. So, test patterns generated by those algorithms nay not detect target faults when the test patterns are applied to the asynchronous sequential circuit under test. In this paper an algorithm is presented to generate test patterns for asynchronous sequential circuits. Test patterns generated by the algorithm can detect target faults for asynchronous sequential circuits with the minimal possibility of critical race problem and oscillation. And it is guaranteed that the test patterns generated by the algorithm will detect target faults.

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