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鄭在吉 중앙대학교 기술과학연구소 1982 기술과학연구소 논문집 Vol.10 No.-
In this Paper, a Practical method is presented for optimum operational control in electrical Power system and the Programs are developed for digital computer solution. The optimal control in Power system is performed first through the method for minimization of hourly fuel cost by controlling Generator active Power outputs, and then the method for minimization of real Power transmission losses and improvement of system voltage by controlling Generator terminal voltages and Shunt capacitor. Numerous Papers for optimum control of Power system have been published. The typical method of them is the optimal Power flow method presented by Dommel and Tinney. In this Paper, improved method compared with above methods is presented using the fast Decoupled Load Flow Solution method instead of generalized N-R Power flow solution, correction of Lagrange multiplier, conjagate gradient method instead of steepest Descent method, and suitable optimal step size determination method newly presented.
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정재길,김용호,Jeong, Jae-Gil,Kim, Yong-Hoh 배재대학교 자연과학연구소 1996 自然科學論文集 Vol.8 No.2
다차원 디지탈 필터링 알고리즘을 실시간에 처리할 수 있는 효율적인 시스템 구현을 위한 VLSI 구조를 제안하였다. 다차원 디지탈 필터링 알고리즘에 내재된 병렬성을 상태공간식을 이용하여 추출하여, 이를 프로세서 설계에 사용함으로써 보다 효율적인 다차원 디지탈 필터의 실시간 구현을 기능하게 하였다. This paper presents a VLSI architecture for the efficient implementation of the real time multi-dimensional digital filter. The computational primitive for the filter is obtained from the state space representation of the multi-dimensional general order filter. The computational primitive is used for the data path of the processor.
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정재길,Jeong, Jae-Gil 배재대학교 공학연구소 2004 공학논문집 Vol.6 No.1
반도체 기술의 발전과 설계환경의 변화로 비용과 시간이 많이 소요되는 Custom-VLSI 구현 방식보다 Programmable Logic Device (PLD)를 이용한 시스템 구현이 일반화 되어 가는 추세이다. 또한 설계 방식도 Schematic Capture 방식 대신에 보다 효율적이고 표준화된 방식인 Hardware Description Language (HDL)의 활용으로 변화하고 있다. 본 연구에서는 지난 연구 결과를 확장하여 활용영역을 넓혀 가고 있는 다차원 디지털 필터를 PLD를 이용하여 효율적으로 구현할 수 있는 구조를 연구하여 제안하였다. 다차원 디지털 필터링 알고리즘의 효율적인 구현을 위하여 알고리즘 분해방법을 이용하였다. 알고리즘 분해방법은 다차원 디지털 신호처리 알고리즘에 내재된 병렬성을 상태공간식을 이용하여 추출하고, 이로부터 computational primitive(CP)를 얻을 수 있도록 하여준다. 구해진 CP는 VHDL을 이용하여 설계하였으며, 이를 component로 활용하여 효율적인 다차원 디지털 필터를 설계하였다. 설계된 필터를 PLD에 구현함으로써 시스템에 장착된 상태에서 upgrade가 가능하게 되었을 뿐만 아니라, 다차원 디지털 필터를 필요로 하는 모든 시스템의 설계에 component로 사용함으로써 시스템의 Time-to-market 시간을 크게 단축할 수 있다. The advanced semiconductor technology and electronic design automation(EDA) tools make it possible to implement the system on the programmable logic devices. The electronic design method is also changing from schematic capture to hardware description language. In this paper, I present the architecture of multi-dimensional digital filter which can be efficiently implemented on PLDs. This is based on the former research results which are called algorithm decomposition technique. Algorithm decomposition technique is used to obtain the computational primitive from the state space equations of the multi-dimensional digital filtering algorithm. The obtained computational primitive is designed with VHDL. This can be used to implement the filtering system as a component. The designed filtering system is implemented on the PLD. Therefore, the filter can be upgradable on system. It is greatly reduced the time-to-market time of the system that is based on the multi-dimensional filter.
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정재길,Jeong, Jae-Gil 배재대학교 공학연구소 1997 공학논문집 Vol.2 No.1
실시간 2차원 디지털 IIR 필터링 알고리즘의 구현을 가능하게 하는 디지털 신호처리시스템의 효율적인 구조를 제안하였다. 제안된 구조는 시스템 레벨과 프로세서 레벨에서의 병렬처리를 통하여 높은 시스템 성능을 가능하게 하였다. 프로세서간의 데이터 통신의 양을 크게 줄였으며 시스템이 초기화된 이후에는 다른 오버헤드 없이 계산을 수행할 수 있도록 설계하여 전체 시스템의 효율을 극대화하였다. 기능 레벨의 시뮬레이션을 수행하였으며, 그 결과 1 사이클당 1개의 데이터를 처리할 수 있음을 확인하였다. 이는 단지 10MHz의 시스템 클럭을 사용하는 경우 2차원 4차 IIR필터를 실시간 비디오데이터에 적용할 수 있음을 의미하며, 시스템 클럭의 주파수를 올릴 경우 고선명 TV (HDTV) 등의 전후 처리 필터로 사용가능 할 것이다. This paper presents a single board digital signal processing system which can perform two-dimensional (2-D) digital infinite impulse response (IIR) filtering in realtime. We have developed an architecture to provide not only the necessary computational power but also a balance of the system input/output and computational requirements. The architecture achieves large system throughput by using highly parallel processing at both the system and processor levels. It reduces system data communication requirements significantly by taking advantage of a custom-designed processor and by providing each processor with its own input and ouput channel. After system initialization, almost 100 percent of the time is used for data processing. Data transfers occur concurrently with data processing. The functional level simulation reveals that the system throughput can reach as high as one pixel per system cycle. With only 10MHz clock frequency system, it can implement up to fourth order 2-D IIR filters for video-rate data ($512\times512$ pixels per frame at 30 frames per second). If we increase the system frequency, the system can be used for the preprocessing and postprocessing of video signal of HDTV.
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