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- 저자 : 이천희(Cheon_hee Yi) (검색결과 124 건)
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이천희,Yi, Cheon-Hee 대한전자공학회 1989 전자공학회논문지 Vol. No.
본 논문은 사용자가 정의한 stick도형으로부터 혼합된 정수 선형프로그래밍 문제를 공식화시키는 새로운 mask compaction 방법을 제시하였는데 이 혼합된 정수 프로그램을 풀므로써 밀집화되고 디자인 rule에 맞는 layout을 얻을 수 있다. 또한 constraint graph에서 최장경로 문제를 풀 수 있는 새로운 효율적인 알고리듬도 기술하였다. This paper describes a new method of mask compaction to formulate a mixed integer linear programming problem from a user defined stick diagram. By solving this mixed integer program, a compacted and design rule violation free layout is obtained. Also, a new efficient algorithm is given which solves the longest problem in the constraint graph.
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이천희,Yi, Cheon-Hee 대한전자공학회 1989 전자공학회논문지 Vol.26 No.6
ITIC를 중심으로 고밀도 DRAM을 위한 획기적인 밀도 향상을 기할 수 있는 공정과정과 회로디자인의 기술 혁신에 대하여 지다이너 입장에서 논의하였다. 여기서 개발한 TETC라 부르는 DRAM은 trench 기술과 SEG기술을 이용하였는데 $n^+-polysilycon$인 storage 전극과 $n^+-source$ 전극이 self-con-tact되고 soft error 를 극복할 만큼 충분히 큰 정전용량을 갖으므로 절연 영역을 따라서 만든 수직의 캐패시터를 이용함으로써 셀 크기를 기존의 BSE cell구조에 비하여 약 30% 감소되었다. For the higher density DRAM'S, innovations in fabrication process and circuit design which have led to dramatic density improvement are discussed from the desinger's perspective. A new dynamic RAM cell called Trench Epitaxial Transistor Cell(TETC) using trench technics and SEG have been developed for use in future megabit DRAMS. Storge electrode with $n^+$-polysilicon and $n^+$-source electrode are self-contacted in TETC. With keeping the storage capacitance large enough to prevent soft errors, the cell size reduced to 30% compare with existing BSE cell by utilizing the vertical capacitor made along the isolation region.
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이천희(Yi. Cheon Hee) 한국정보과학회 1982 정보과학회논문지 Vol.9 No.1
Nowadays, the recent technical advancements of higher density electronic packaging make the interconnection density become higher. So some general aspects of computer-aided layout design are surveyed with special attention to shortest-route problems upon which rely most practical applications. This paper discuses some variations of Akers, Rubin and Hoel which can be used in certain contexts to improve its efficiency. Beyond the desription of those technique and other frequently used refinements, some special extensions and improvements are presented which lead to algorithms solving a wider class of problem reducing memory span and computation time required to handle those problem. 오늘날 고밀도 직접회로가 발달됨에 따라 내부회로, 배선밀도가 증가하여서 실제적인 응용에 기대되는 최단경로 문제를 CAD의 일반적인 관점에서 취급하였다. 이 논문은 Akers, Rubin, Hoel의 알고리즘의 변형에 대하여 논하였으며 그들의 효율을 증가시킨 상황들에 사용할 수 있게 하였다. 위의 방법들 뿐만 아니라 자주 사용되는 다른 세밀한 구분의 묘사를 넘어선 약간 특별한 확장과 개선 방법의 알고리즘이 제시 되었는데 이것은 그러한 문제들을 취급하는데 필요한 메모리 Span과 계산시간을 각기 또는 동시에 감소시킬 수 있는 광범위한 문제를 풀 수 있는 것이다.
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이천희(Cheon Hee Yi),박병철(Byung Chul Park) 한국정보과학회 1987 정보과학회논문지 Vol.14 No.2
이 논문에서는 유향그래프 완화절차중에서 수직과 수평의 완화된 유향그래프 쌍의 구성에 대하여 기술하였다. 여기서 묘사된 완화절차는 노드들을 그룹으로 완화시킨 연속과정으로 디자인 된 것이며, 이 유향그래프 쌍은 구형 셀 배치의 완화된 유향그래프 표현으로 언급되었다. In this paper the digraph relaxation procedure, specifically the construction of a pair of vertical and horizontal relaxed digraphs, is presented. The relaxation procedure is designed as a sequential process in which nodes are relaxed in groups. This pair of digraphs is referred to as a relaxed digraph representation of an arrangement of rectangular cells.
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이천희(Yi Cheon Hee),하기종(Hah Ki Jong) 한국정보처리학회 1996 정보처리학회논문지 Vol.3 No.4
The magnetizer that is magnetizing the magnet which is used for RGB(Red Green Blue) control of CRT(Cathode-Ray Tube) and the magnet inspection unit which is used for test the state of magnetizing have been imported by magnet manufactures up to now. They are operation by manual now, so that they are needed lots of time and have an increase in probability of malefunction by operator. In this study, we have developed a united system from the magnet production process to inspection work to automaized a entire progress. Therefore, as we are testing the stats of every work and analyzing exactly the distribution in quality with this system, we have known that the reliability of magnetization and magnetized status test has not only increased, but the rate of inferior quality almost not generated.
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이천희(Cheon Hee Yi),하기종(Ki Jong Hah) 한국정보과학회 1997 정보과학회 컴퓨팅의 실제 논문지 Vol.3 No.1
본 연구에서는 안티-퓨즈의 두 전극 층사이의 절연막 또는 유전막을 파괴하여 도통케하는 퓨징 기술을 위한 장치를 개발하여 소자를 퓨징시킨 다음 안티-퓨즈 스위칭 소자의 특성을 측정하고 분석하였다. 또한 FPGA 회사인 미국Actel 및 QuickLogic 사의 안티-퓨즈 특성과 ETRI 안티-퓨즈를 분석하여 그결과를 비교하였다. In this paper, We proposed an anti-fuse testing system. This system is implemented with a fusing technology that can have the characteristics of conductors after demolishing insulators or dielectrics between two polelayers of anti-fuse. Using the developed system, we fused anti-fuse elements, and then measured and analyzed the characteristics of anti-fuse switching elements. And we compared the characteristics of anti-fuses made by Actel and QuickLogic with the characteristics of anti-fuses made by ETRI.
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혼합 - 교환그래프 방법을 사용한 VLSI 설계에 대한 연구
이천희(Cheon Hee Yi) 한국정보과학회 1986 정보과학회논문지 Vol.13 No.1
본 논문에서는 복소 평면 도형을 사용하여 교환 edge들을 삽입하는데 필요한 수평 track들의 수를 감소시킴으로서 routing면적을 위한 설계를 개선하는 새로운 방법을 제안하였는데 이 방법은 N-노드 혼합-교환그래프를 위한 O(N²/Log² N) 면적 설계를 만들수 있는 nack-lace의 ordering을 가능케 해 준다. In this paper, new approach to improve the layout for routing area by reducing the number of horijontal tracks needed to embed the exchange edges using the complex plane diagram proposed. This new approach allows orderings of the necklaces which produce O(N²/Log² N)-area layouts for the N-node shuffle-exchange graph.
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在庫管理 EDP System을 위한 Simulation의 考察
이천희(Yi Cheon Hee) 한국정보과학회 1978 정보과학회논문지 Vol.5 No.2
This work of study employs the forecasting inventory control system as well as the method of simulation which should be applied before the inventory control system is applied. In this work, the technique of exponential smoothing is used to calculate automatically the value of smoothing factor "alpha" for the inventory control system.
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고밀도 칩 신뢰성 개선을 위한 buffered deposition 소자구조에 관한 연구
김환석,이천희,Kim, Hwan-Seog,Yi, Cheon-Hee 한국시뮬레이션학회 2008 한국시뮬레이션학회 논문지 Vol.17 No.2
본 연구에서는 드레인 부근의 채널 영역에서 접합 전계를 줄이는 Buffered deposition 구조의 소자를 제안하였다. Buffered deposition 구조의 소자 제작은 첫 번째 게이트를 식각한 후에 NM1(N-type Minor1) 이온주입을 하고 다시 HLD막과 질화막을 덮어 식각하여 제작하였다. 이러한 Buffered deposition 구조는 전계를 줄이기 위한 버퍼층으로 되어 있으며 Buffered deposition 소자의 여러 가지 구조의 Hot carrier 수명을 비교하였으며 열화 특성도 분석하여 10년간의 Hot carrier 수명을 만족함을 증명하였다. New Buffered deposition is proposed to decrease junction electric field in this paper. Buffered deposition process is fabricated after first gate etch, followed NM1 ion implantation and deposition & etch nitride layer. New Buffered deposition structure has buffer layer to decrease electric field. Also we compared the hot carrier characteristics of Buffered deposition and conventional. Also, we design a test pattern including NMOSFET, PMOSFET, LvtNMOS, High pressure N/PMOSFET, so that we can evaluate DC/AC hot carrier degradation on-chip. As a result, we obtained 10 years hot carrier life time satisfaction.
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