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      • 고효율 3중 모드 DC-DC Buck 변환기 설계

        유성목(Seong-Mok Yu),박준호(Joon-Ho Park),박종태(Jong-Tae Park),유종근(Jong-Gun Yu) 대한전기학회 2010 정보 및 제어 심포지엄 논문집 Vol.2010 No.10

        This paper describes a low-voltage high-efficiency DC-DC buck converter. The proposed DC-DC buck converter operate in PWM(Pulse Width Modulation) mode at moderate to heavy loads(100㎃~500㎃), in PFM(Pulse Frequency Modulation)at light loads(1㎃~100㎃), and in LDO(Low Drop Out) mode at the sleep mode(<1㎃) The triple-mode converter can thus achieve high efficiencies over wide load current range. The designed DC-DC converter is fabricated in a CMOS 0.18㎛ technology. It has a maximum power efficiency of 96.4% and maximum output current of 500㎃. The chip size is 1.15㎜ × 1.10㎜ including pads.

      • KCI등재

        진동과 열에너지를 이용한 자동 스위칭 에너지 하베스팅 회로

        윤은정,유종근,Yoon, Eun-Jung,Yu, Chong-Gun 한국전기전자학회 2015 전기전자학회논문지 Vol.19 No.2

        본 논문에서는 진동과 열에너지를 이용한 자동 스위칭 에너지 하베스팅 회로를 제안한다. 열전소자와 진동소자로부터 출력되는 에너지는 최대 가용전력지점이 개방전압의 1/2로 같기 때문에 동일한 MPPT(Maximum Power Point Tracking) 제어회로를 사용할 수 있다. 제안된 회로는 하나의 MPPT 제어회로를 사용하고, 자동 스위칭 기능을 적용하여 열전소자의 출력과 진동소자의 출력을 모니터링하여 전압이 더 큰 소자로부터 최대 가용전력을 수확한다. 제안된 회로는 $0.35{\mu}m$ CMOS 공정으로 설계하였으며, 모의실험을 통해 동작을 검증하였다. 설계된 회로의 칩 면적은 PAD를 포함하여 $1.4mm{\times}1.2mm$이다. In this paper an auto-switching energy harvesting circuit using vibration and thermoelectric energy is proposed. Since the maximum power point of a thermoelectric generator(TEG) output and a vibration device(PEG) output is 1/2 of their open-circuit voltage, an identical MPPT controller can be used for both energy sources. The proposed circuit monitors the outputs of the TEG and PEG, and chooses the energy source generating a higher output voltage using an auto-switching controller, and then harvests the maximum power from the selected device using the MPPT controller. The proposed circuit is designed in a $0.35{\mu}m$ CMOS process and its functionality has been verified through extensive simulations. The designed chip occupies $1.4mm{\times}1.2mm$ including pads.

      • KCI등재

        HfO<sub>2</sub> 열처리 온도 및 두께에 따른 RRAM의 전기적 특성

        최진형,유종근,박종태,Choi, Jin-Hyung,Yu, Chong Gun,Park, Jong-Tae 한국정보통신학회 2014 한국정보통신학회논문지 Vol.18 No.3

        The electrical characteristics of RRAM with different annealing temperature and thickness have been measured and discussed. The devices with Pt/Ti top electrode of 150nm, Pt bottom electrode of 150nm, $HfO_2$ oxide thickness of 45nm and 70nm have been fabricated. The fabricated device were classified by 3 different kinds according to the annealing temperature, such as non-annealed, annealed at $500^{\circ}C$ and annealed at $850^{\circ}C$. The set and reset voltages and the variation of resistance with temperatures have been measured as electrical properties. From the measurement, it was found that the set voltages were decreased and the reset voltage were increased slightly, and thus the sensing window was decreased with increasing of measurement temperatures. It was remarkable that the device annealed at $850^{\circ}C$ showed the best performances. Although the device with thickness of 45nm showed better performances in the point of the sensing window, the resistance of 45nm devices was large relatively in the low resistive state. It can be expected to enhance the device performances with ultra thin RRAM if the defect generation could be reduced at the $HfO_2$ deposition process. 본 연구에서는 RRAM (Resistive Random Access Memory) 소자의 $HfO_2$ 열처리 온도와 두께에 따라 소자의 전기적 특성을 측정하였다. 제작한 소자는 상부전극이 Pt/Ti(150nm), 하부전극은 Pt(150nm), 산화층 $HfO_2$의 두께는 45nm와 70nm이고, 열처리를 하지 않은 소자와 $500^{\circ}C$, $850^{\circ}C$ 로 열처리를 한 3 종류이다. 온도에 따라 소자의 전기적 성능으로 셋/리셋 전압, 저항변화를 측정하였다. 온도에 따른 기본특성 분석 실험 결과 온도가 증가함에 따라 셋 전압은 감소하고 리셋 전압은 증가하여 감지 여유 폭이 감소하였다. 열처리 온도가 $850^{\circ}C$ 소자가 고온 특성이 가장 우수한 것을 보였다. $HfO_2$ 산화층의 두께 45nm 소자가 70nm 소자보다 감지 여유 폭이 크지만 결함으로 LRS(Low Resistive State)에서 저항이 큰 것으로 측정되었다. $HfO_2$ 산화층 증착 시 결함을 줄일 수 있는 공정조건을 설정하면 초박막의 RRAM 소자를 제작할 수 있을 것으로 기대된다.

      • 소자열화로 인한 기억소자 주변회로의 성능저하

        윤병오,유종근,장병건,박종태,Yun, Byung-Oh,Yu, Jong-Gun,Jang, Byong-Kun,Park, Jong-Tae 대한전자공학회 1999 電子工學會論文誌, D Vol.d36 No.7

        In this paper, hot carrier induced performance degradation of peripheral circuits in memory devices such as static type imput buffer, latch type imput buffer and sense amplifier circuit has been measured and analyzed. The used design and fabrication of the peripheral circuits were $0.8 {\mu}m$ standard CMOS process. The analysis method is to find out which device is most significantly degraded in test circuits by using spice simulation, and then to characterize the correlation between device and circuit performance degradation. From the result of the performance degradation of static type input buffer, the trip point was increased due to the transconductance degradation of NMOS. In the case of latch type input buffer, there was a time delay due to the transconductance degradation of NMOS device. Finally, hot carrier induced the decrease of half-Vcc voltage and the increased of sensing voltage in sense amplifier circuits have been measured. 본 논문에서는 기억소자 주변회로인 정적 입력버퍼와 동적 입력버퍼 그리고 감지 증폭기 회로에서 hot carrier 효과로 인한 회로성능 저하를 측정 분석하였다, 회로 설계 및 공정은 $0.8 {\mu}m$ 표준 CMOS 공정을 이용하였다. 분석방법은 회로의 성능저하에 가장 큰 영향을 주는 소자를 spice 시뮬레이션으로 예견한 후 소자열화와 회로성능 저하 사이의 상관관계를 구하는 것이다. 정적 입력버퍼의 회로성능 저하 결과로부터 MMOS 소자의 Gm 변화로 인하여 trip point가 증가한 것을 볼 수 있었다. 동적 입력 버퍼에서는 NMOS 소자의 Gm 변화로 인하여 전달지연시간을 볼 수 있었다. 그리고 감지증폭기 회로에서는 hot carrier 효과로 인하여 감지전압의 증가와 half-Vcc 전압의 감소를 확인할 수 있었다.

      • KCI등재후보

        RFID 시스템에서 공진주파수 부정합에 의해 발생하는 현상 분석

        권덕기,박종태,유종근,Kwon, Duck-Ki,Park, Jong-Tae,Yu, Chong-Gun 한국전기전자학회 2004 전기전자학회논문지 Vol.8 No.2

        In an RFID system, it is desirable to have both the reader and the transponder tuned to the same resonant frequency for efficient data transmission between them. Any difference in frequency will decrease the transponder coil voltage or the internal power supply voltage and will increase the possibility of zero modulation in the reader coil, which results in the reduction of the reading distance. In this paper, the phenomena caused by the frequency mismatch are theoretically analyzed and mathematically modelled. Several schemes to compensate for the frequency mismatch are also mentioned. The derived equations and analyzed theory on the data transmission between the reader and the transponder will be helpful to the development of RFID systems for many applications. RFID 시스템에서 리더와 트랜스폰더 사이에 원활한 데이터 전송이 이루어지기 위해서는 리더 안테나와 트랜스폰더 안테나 사이에 공진 주파수 정합이 필요하다. 공진 주파수에 부정합이 발생하면, 트랜스폰더 안테나 코일에 유도되는 전압이 감소하게 되며, 따라서 트랜스폰더의 내부 전원 전압이 감소하게 된다. 또한, 리더 안테나 코일에 zero modulation의 확률이 증가하게 되어 궁극적으로 인식 거리의 감소를 가져오게 된다. 본 논문에서는 이러한 공진 주파수의 부정합이 초래하는 현상에 대해 이론적으로 분석을 하고, 수식적으로 모델링하였다. 또한, 공진주파수 부정합을 보상하기 위한 방법에 대해 언급하였다. 리더와 트랜스폰더 사이의 데이터 전송에 관해 본 논문에서 유도된 수식 및 분석된 이론들은 다양한 응용 분야를 위한 RFID 시스템의 신속한 개발에 큰 도움이 될 수 있을 것으로 기대된다.

      • KCI등재

        MEMS 가속도센서를 위한 CMOS Readout 회로

        윤은정,박종태,유종근,Yoon, Eun-Jung,Park, Jong-Tae,Yu, Chong-Gun 한국전기전자학회 2014 전기전자학회논문지 Vol.18 No.1

        본 논문에서는 MEMS(Micro Electro Mechanical System) 가속도센서를 위한 CMOS readout 회로를 설계하였다. 설계된 CMOS readout 회로는 MEMS 가속도 센서, 커패시턴스-전압 변환기(CVC), 그리고 2차 스위치드 커패시터 ${\Sigma}{\Delta}$ 변조기로 구성된다. 이들 회로에는 저주파 잡음과 오프셋을 감소시키기 위한 correlated-double-sampling(CDS)와 chopper-stabilization(CHS) 기법이 적용되었다. 설계 결과 CVC는 150mV/g의 민감도와 0.15%의 비선형성을 갖는다. 설계된 ${\Sigma}{\Delta}$ 변조기는 입력전압 진폭이 100mV가 증가할 때, 출력의 듀티 싸이클은 10%씩 증가하며, 0.45%의 비선형성을 갖는다. 전체 회로의 민감도는 150mV/g이며, 전력소모는 5.6mW이다. 제안된 회로는 CMOS 0.35um 공정을 이용하여 설계하였고, 공급 전압은 3.3V이며, 동작 주파수는 2MHz이다. 설계된 칩의 크기는 PAD를 포함하여 $0.96mm{\times}0.85mm$이다. This paper presents a CMOS readout circuit for MEMS(Micro Electro Mechanical System) acceleration sensors. It consists of a MEMS accelerometer, a capacitance to voltage converter(CVC) and a second-order switched-capacitor ${\Sigma}{\Delta}$ modulator. Correlated-double-sampling(CDS) and chopper-stabilization(CHS) techniques are used in the CVC and ${\Sigma}{\Delta}$ modulator to reduce the low-frequency noise and DC offset. The sensitivity of the designed CVC is 150mV/g and its non-linearity is 0.15%. The duty cycle of the designed ${\Sigma}{\Delta}$ modulator output increases about 10% when the input voltage amplitude increases by 100mV, and the modulator's non-linearity is 0.45%. The total sensitivity is 150mV/g and the power consumption is 5.6mW. The proposed circuit is designed in a 0.35um CMOS process with a supply voltage of 3.3V and a operating frequency of 2MHz. The size of the designed chip including PADs is $0.96mm{\times}0.85mm$.

      • KCI등재

        DC-DC 부스트 변환기를 이용한 열전에너지 하베스팅 회로

        윤은정,박종태,유종근,Yoon, Eun-Jung,Park, Jong-Tae,Yu, Chong-Gun 한국전기전자학회 2013 전기전자학회논문지 Vol.17 No.3

        This paper describes a DC-DC boost converter for thermoelectric energy harvesting. The designed converter boosts the VDD through a start-up block from a low-output voltage of a thermoelectric device and the boosted VDD is used to operate the internal control block. When the VDD reaches a predefined value, a detector circuit makes the start-up block turn off to minimize current consumption. The final boosted VOUT is achieved by alternately operating the DC-DC converter for VDD and the main DC-DC converter for VOUT according to the comparator outputs. Simulation results shows that the designed converter generates 2.65V from an input voltage of 200mV and its maximum power efficiency is 63%. The area of the chip designed using a 0.35um CMOS process is $1.3mm{\times}0.7mm$ including pads. 본 논문에서는 열전에너지 하베스팅을 위한 저전압 DC-DC 부스트 변환기를 설계하였다. 설계된 변환기는 열전소자의 작은 출력전압으로부터 시동회로를 통해 일정 전압까지 승압된 VDD를 얻으며, 이는 내부 컨트롤 블록을 동작시키는데 사용된다. VDD가 원하는 전압 값에 도달하면 전압감지기가 이를 감지하고 시동회로에 공급되는 전류를 차단하여 전류소모를 최소화한다. 이후 비교기의 출력에 따라 VDD를 위한 DC-DC 변환기와 최종출력 VOUT을 위한 DC-DC 변환기를 번갈아가며 동작시켜서 최종적으로 승압된 VOUT을 얻는다. 모의실험 결과, 설계한 변환기는 200mV의 입력으로부터 2.65V의 VOUT을 출력하며, 최대 전력효율은 63%이다. $0.35{\mu}m$ CMOS 공정을 사용하여 설계한 칩의 크기는 PAD를 포함하여 $1.3mm{\times}0.7mm$이다.

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