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Multiaxial fatigue reliability assessment using a differential ant-stigmergy algorithm
유용훈,이보라,조용주 대한기계학회 2019 JOURNAL OF MECHANICAL SCIENCE AND TECHNOLOGY Vol.33 No.5
This study presents a process of establishing a multiaxial Weibull model to assess S45C steel reliability and high-cycle fatigue. The proposed model includes multiaxial stress state, stress gradient and component size factors, and the probability of failure. The model was based on multiaxial fatigue theory, where the expressed damage parameter is a single value for one cycle of the multiaxial stress state, combined with the weakest link concept. Through the maximum likelihood method (MLE), a probabilistic stress-life (P-S-N) curve that reflects both failure and right-censored data was plotted; whereas optimal Weibull parameters were estimated via the differential ant-stigmergy algorithm (DASA). The completed multiaxial Weibull model was then applied to S45C steel tensioncompression (TC) and zero-tension (ZT) fatigue test data, both of which agreed well. Afterward, the model was cross-checked with torsion fatigue test data results for validity.
곡률 커플링 접촉각에 따른 접촉 강성 및 굽힘 강성해석
유용훈,조용주,이동현,김영철 한국트라이볼로지학회 2018 한국트라이볼로지학회지 (Tribol. Lubr.) Vol.34 No.1
Coupling is a mechanical component that transmits rotational force by connecting two shafts. Curvic coupling is widely used in high-performance systems because of its excellent power transmission efficiency and easy machining. However, coupling applications change dynamic behavior by reducing the stiffness of an entire system. Contact surface stiffness is an important parameter that determines the dynamic behavior of a system. In addition, the roughness profile of a contact surface is the most important parameter for obtaining contact stiffness. In this study, we theoretically establish the process of contact and bending stiffness analysis by considering the rough surface contact at Curvic coupling. Surface roughness parameters are obtained from Nayak's random process, and the normal contact stiffness of a contact surface is calculated using the Greenwood and Williamson model in the elastic region and the Jackson and Green model in the elastic–plastic region. The shape of the Curvic coupling contact surface is obtained by modeling a machined shape through an actual machining tool. Based on this modeling, we find the maximum number of gear teeth that can be machined according to the contact angle. Curvic coupling stiffness is calculated by considering the contact angle, and the calculation process is divided into stick and slip conditions. Based on this process, we investigate the stiffness characteristics according to the contact angle.
효율적인 메모리 관리 구조를 갖는 H.264용 고성능 디블록킹 필터 설계
유용훈(Yonghoon Yu),이찬호(Chanho Lee) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.1
고성능 영상 압축 알고리즘으로서 널리 사용되고 있는 H.264 디코더의 디블록킹(Deblocking) 필터는 복호된 영상의 블록화 현상을 제거함으로써 영상의 질을 높이는 역할을 하는데 연산량이 많은 유닛중 하나이다. 본 논문에서는 효율적인 디블록킹 필터 설계를 위해 파이프라인 구조 및 1-D 필터를 사용하고 효율적인 메모리 관리를 통해 하드웨어 면적과 연산 사이클수를 줄이고 H.264 디코더의 성능을 향상시킬 수 있는 하드웨어 구조를 제안한다. 제안된 구조에서는 픽셀의 재배치를 통해 동일한 1-D 필터를 이용하여 수직방향의 필터연산과 수평방향의 필터연산을 모두 지원한다. 또한 4 개의 메모리 블록 구조를 이용하여 현재 매크로블록의 픽셀과 인접한 다른 매크로블록의 픽셀의 접근 및 저장을 효율적으로 할 뿐만 아니라 필터연산중에 움직임 보상기의 출력 픽셀을 저장하여 디블록킹 필터와 움직임 보상기 사이의 병목현상을 제거하였다. 이를 통해 디블록킹 필터에 관련된 메모리의 크기를 최소화하고 H.264 디코더의 성능을 향상시키는 이점을 얻을 수 있다. 제안된 디블록킹 필터는 Verilog-HDL을 이용하여 설계하고 FPGA를 통해 검증하였다. 합성 결과 77 ㎑에서 HD 영상 디코딩이 가능함을 확인하였다. The H.264 standard is widely used due to the high compression rate and quality. The deblocking filter of the H.264 standard improves the quality of images by eliminating blocking artifacts of pictures, and it requires a lot of computation. We propose a new hardware architecture for the deblocking filter with pipelined architecture, 1-D filters which support both horizontal and vertical filtering and efficient memory management. Four memory blocks are configured for the efficient storage and access of the current macroblock and adjacent referenced sub-macroblocks, and the pixel data from the motion compensation unit can be transferred without waiting during the computation cycles of the deblocking filter. The number of computation cycles and the hardware area are reduced using the proposed architecture, and the performance of the H.264 decoder is improved. We design the deblocking filter using Verilog-HDL and implement using an FPGA. The designed deblocking filter can be used for decoding HD quality images at 77 ㎑.
하드웨어 구조의 H.264/AVC 가변길이 복호기 설계
유용훈(Yonghoon Yu),이찬호(Chanho Lee) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.11
H.264(또는 MPEG-4/AVC pt.10) 압축 표준은 고성능 영상 압축 알고리즘으로 그 적용 범위를 넓혀 가고 있다. H.264 압축 표준의 가변길이 코드(Variable Length Code)는 데이터의 통계적 중복성의 특성을 이용하여 압축을 한다. 이러한 압축된 비트스트림은 복호기에서 연속된 비트 스트림을 잘라내는 작업과 테이블에서 비트 스트림과 비교하는 작업을 진행하는데 순수 하드웨어 구현이 까다로운 연산부이다. 본 논문에서는 HD 영상을 실시간으로 복호 가능한 가변길이 복호기 구조를 제안한다. Exp-Golomb 복호기는 연산기로 구성되어 있으며, CAVLD는 테이블과 연산기를 혼합하여 최적화된 하드웨어로 설계하였다. 비트 스트림의 분할(parsing) 작업은 배럴 쉬프터(Barrel shifter)와 1값 감지기(First 1's detector)에서 진행되며, 이 두 유닛은 Exp-Golomb 복호기와 CAVLD가 공유하는 구조로 설계하여 불필요한 하드웨어를 제거하였다. CAVLD와 재정렬(Reorder) 유닛간의 병목현상으로 가변길이 복호기 뿐만 아니라 H.264 디코더 전체의 성능 저하가 나타나는 단점을 제거하기 위해서 CAVLD와 재정렬 유닛간 FIFO와 재정렬 유닛의 최종 출력에 메모리를 두어 병목현상을 제거하였다. 제안된 가변길이 복호기는 Verilog-HDL을 이용하여 설계하고 FPGA를 통해 검증하였다. 0.18um 표준 CMOS 공정을 사용한 합성 결과는 22,604 게이트 수이며, 동작 주파수 120㎒에서 HD 영상이 복호됨을 확인하였다. H.264(or MPEG-4/AVC pt.10) is a high performance video coding standard, and is widely used. Variable length code (VLC) of the H.264 standard compresses data using the statistical distribution of values. A decoder parses the compressed bit stream and searches decoded values in lookup tables, and the decoding process is not easy to implement by hardware. We propose an architecture of variable length decoder(VLD) for the H.264 baseline profile(BP) L4. The CAVLD decodes syntax elements using the combination of arithmetic units and lookup tables for the optimized hardware architecture. A barral shifter and a first 1's detector parse NAL bit stream, and are shared by Exp-Golomb decoder and CAVLD. A FIFO memory between CAVLD and the reorder unit and a buffer at the output of the reorder unit eliminate the bottleneck of data stream. The proposed VLD is designed using Verilog-HDL and is implemented using an FPGA. The synthesis result using a 0.18um standard CMOS technology shows that the gate count is 22,604 and the decoder can process HD(1920 x 1080) video at 120㎒.