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유성목(Seong-Mok Yu),박준호(Joon-Ho Park),박종태(Jong-Tae Park),유종근(Jong-Gun Yu) 대한전기학회 2010 정보 및 제어 심포지엄 논문집 Vol.2010 No.10
This paper describes a low-voltage high-efficiency DC-DC buck converter. The proposed DC-DC buck converter operate in PWM(Pulse Width Modulation) mode at moderate to heavy loads(100㎃~500㎃), in PFM(Pulse Frequency Modulation)at light loads(1㎃~100㎃), and in LDO(Low Drop Out) mode at the sleep mode(<1㎃) The triple-mode converter can thus achieve high efficiencies over wide load current range. The designed DC-DC converter is fabricated in a CMOS 0.18㎛ technology. It has a maximum power efficiency of 96.4% and maximum output current of 500㎃. The chip size is 1.15㎜ × 1.10㎜ including pads.
유성목,박준호,박종태,유종근,Yu, Seong-Mok,Park, Joon-Ho,Park, Jong-Tae,Yu, Chong-Gun 한국전기전자학회 2011 전기전자학회논문지 Vol.15 No.2
본 논문에서는 3중 모드 고효율 DC-DC 벅 변환기를 설계하였다. 설계된 벅 변환기는 부하 전류가 큰 경우(100mA~500mA)에는 PWM(Pulse Width Modulation) 제어 방식을 사용하고, 부하 전류가 작은 경우(1mA~100mA)에는 PFM(Pulse Frequency Modulation) 제어 방식을 사용하며, 부하 전류가 1mA 이하인 대기모드(sleep mode)에서는 LDO(Low Drop Out)를 사용한다. 또한, PFM 모드에서 부하 전류가 작은 경우 효율을 증가시키기 위해 DPSS(Dynamic Partial Shutdown Strategy) 기법을 사용하였다. 그 결과 설계된 변환기는 넓은 부하 전류 범위에서 높은 효율을 얻을 수 있다. 제안된 벅 변환기는 CMOS 0.18um공정을 이용하여 설계되었다. 최대 효율은 96.4% 이고, 최대 부하 전류는 500mA이다. 입력과 출력 전압은 각각 3.3V와 2.5V이며, 칩 크기는 PAD를 포함하여 1.15mm ${\times}$ 1.10mm이다. This paper describes a tripple-mode high-efficiency DC-DC buck converter. The DC-DC buck converter operate in PWM(Pulse Width Modulation) mode at moderate to heavy loads(100mA~500mA), in PFM(Pulse Frequency Modulation)at light loads(1mA~100mA), and in LDO(Low Drop Out) mode at the sleep mode(<1mA). In PFM mode DPSS(Dynamic Partial Shutdown Strategy) is also employed to increase the efficiency at light loads. The triple-mode converter can thus achieve high efficiencies over wide load current range. The proposed DC-DC converter is designed in a CMOS 0.18um technology. It has a maximum power efficiency of 96.4% and maximum output current of 500mA. The input and output voltages are 3.3V and 2.5V, respectively. The chip size is 1.15mm ${\times}$ 1.10mm including pads.
효율향상을 위한 DPSS 기능을 갖는 PFM DC-DC Buck 변환기 설계
박준호(Joon-Ho Pack),유성목(Seong-Mok Yu),박종태(Jong-Tae Park),유종근(Chong-Gun Yu) 대한전기학회 2010 정보 및 제어 심포지엄 논문집 Vol.2010 No.10
본 논문에서는 0.18㎛ CMOS 공정을 이용하여 current-mode PFM DC-DC buck 변환기를 설계하였다. 부하전류가 작은 경우(1㎃~10㎃) DC-DC 변환기의 효율을 떨어뜨리는 주된 요인은 control 회로 자체의 전류소모이다. 따라서 낮은 부하전류에서 control 회로의 loss를 줄이기 위해 DPSS(Dynamic Partial Shutdown Strategy) 기법을 적용하 였다. 그 결과 1㎃의 부하전류에서 변환기의 효율은 78.1%로 DPSS를 적용하지 않은 경우의 효율인 59.2%에 비해 18.9%의 효율 향상을 얻었다.
이경희(Kyoung-hui Lee),이명희(Myunghee Lee),유성목(Seong-mok Yu),이동철(DONG CHEOL LEE) 대한전자공학회 2018 대한전자공학회 학술대회 Vol.2018 No.11
This paper demonstrates the design of fully integrated 3-phase sinusoidal BLDC motor controller IC. To implement an BLDC controller IC, a 0.18μm BCDMOS process is used. The controller uses a look-up table to generate the sinusoidal waveform and achieved lower audible noise bt about 32% compared to the one with square waveform control.
휴대용 시스템을 위한 고효율 PWM DC-DC Buck 변환기
강남구(Nam-Gu Kang),황인호(In-Ho Hwang),유성목(Seong-Mok Yu),박종태(Jong-Tae Park),유종근(Chong-Gun Yu) 대한전기학회 2010 정보 및 제어 심포지엄 논문집 Vol.2010 No.10
In this paper, we describe a current-mode DC-DC buck converter which operates in the input voltage range of 2.5~3.5V and load current up to 800㎃. It has been designed using a 0.35㎛ CMOS technology. The DC-DC converter design has been focused on minimizing the current consumption of the control circuits and a zero current sensing circuit is employed to improve the converter efficiency at light load condition. The converter designed using a 0.35㎛ CMOS technology exhibits a maximum power efficiency of 97.6% and output voltage ripple less than 2㎷. Its chip size is 1.53㎜×1.2㎜ including PAD.