골프코스 주요 공간의 초화류 식재기법 및 식물종 선정

위재경,박상욱 (사)한국정원디자인학회 2020 한국정원디자인학회지 Vol.6 No.1

골프코스에 식재되는 식물종은 주로 조달청 고시 식물종과 재배 현황에 근거하여 수급 가능한 식물종으로 선정하는데, 최근에는 환경복원 측면에서 자생식물들의 적용, 다층구조 식재가 중요시 되고 있다. 다양한 초화류의 소재 개발과 함께 잔디의 면적을 줄이고, 계절감을 연출할 수 있는 방안으로써 초화류가 광범위하게 적용되고 있다. 본 연구는 초화류를 중심으로 한 골프코스 주요 공간의 식재기법 도출과 식물종 선정에 관한 연구를 목적으로 하고 있으며, 현재 유통되고 있는 초화류의 특성이 반영된 설계기법을 제시하고자 하였다. 본 연구는 초화류식재에 의한 특화가 증가하고 있는 시점에서 골프 플레이를 위한 기능적인 초화류 식재기법과 소요되는 초화류의 구성 비율을 프로토타입 형태로 제안함으로써 설계 및 시공단계에서 활용이 가능할 것으로 판단되며, 향후 시공 중인 현장에 적용후 피드백을 통하여 적용성을 높이기위한 추가 연구가 필요할 것으로 판단된다. Plant species planted on the golf course are mainly selected as plant species that can be supplied or received based on the plant type announced by the public procurement service and the status of cultivation. Recently, in terms of environmental restoration, the application of native plants, planting of multi-layered structures have become important. As a way to reduce the area of ​​grass and create a sense of the season, along with the development of a variety of ground cover plants, ground cover plants are widely applied. The purpose of this study is to derive planting techniques and select plant species for golf courses focusing on the ground cover plants. This study is meaningful that the functional planting technique for golf play and the compositional ratio of required planting in the form of prototypes can be used in the design and landscaping stages. In the future, after actual application to the golf course, it will be necessary to investigate and feedback the preferences of users.

Underlayer Geometry Effects on Interconnect Line Characteristics and Signal Integrity

위재경,김용주,Wee, Jae-Kyung,Kim, Yong-Ju The Institute of Electronics and Information Engin 2002 電子工學會論文誌-CI (Computer and Information) Vol.39 No.9

실리콘 기판가 교차하는 금속 선의 밑층 기하구조를 고려한 연결선로의 특성이 정교하게 고안된 패턴을 가지고 실험적으로 분석되었다. 이 작업에서, 여러 종류의 밑층 기하구조에 따른 전송선로을 위한 테스트 패턴들을 고안하였고, 신호 특성과 반응은 S-parameter 와 TDR을 통해 측정되었다. 사용된 패턴은 두 개의 알루미늄 선과 한 개의 텅스텐 선을 가지는 deep-submicron CMOS DRAM 기술을 가지고 설계되고 제작되었다. 패턴위에서 측정되 결과 분석으로부터, 라인 파라메터들 (특히 라인 커패시턴스와 저항) 과 그것들에 의한 신호 왜곡에 대한 밑층 구조에 의한 효과는 무시 할수 없음을 발견하였다. 그러한 결과는 고속 클럭과 데이터 라인 같은 글로벌 신호 선이나 패키지 리드의 스큐 발렌스의 심도있고 유용한 이해에 도움이 된다. Characteristics of interconnect lines considering underlayer geometries of a silicon substrate and crossing metal lines are experimentally analyzed through elaborately devised patterns. In this work, test patterns for transmission lines having several kinds of underlayer geometries were devised, and the signal characteristics and responses are measured by S-parameter and time domain reflection meter (TDR). The patterns were designed and fabricated with a deep-submicron CMOS DRAM technology having 1 Tungsten and 2 Aluminum metals. From the analysis of measured results on the patterns, it is founded that the effects of underlayter line structures on line parameters (especially line capacitance and resistance) and signal distortions occurred from them cannot be negligible. The results provide useful and insightful understanding in the skew balance of package leads and global signal lines such as high-speed clock and data lines.

다전류원이 붙어있는 LOC Package에서 접지 리드 저항이 동시 동작 잡음에 미치는 효과 ( Effects of Ground Lead Resistance on the Simultaneous Switching Noise in LOC Package Attached with Multi-Current Sources )

위재경,남상욱,박영준,민홍식,이동재,정대섭,윤한섭 대한전자공학회 1996 대한전자공학회 워크샵 Vol.1996 No.-

고속 메모리 모듈에서 칩 간의 파워커플링에 의한 파워 잡음 분석

위재경 대한전자공학회 2004 電子工學會論文誌-SD (Semiconductor and devices) Vol.41 No.10

이 논문은 파워 잡음 특성이 칩(chip)의 코아 동작에 따라 DDR DRAM용 모듈(Module)과 패키지(package)의 종류의 영향을 받는 다는 것을 보여주고 있다. 이를 분석하기 위해 상용 TSOP-based DIMM 과 FBGA-based DIMM에서 FBGA 와 TSOP 패키지형 DRAM 칩을 가지고 임피던스 모양과 파워 잡음을 분석하였다. 일반적인 상식과 달리, FBGA 패키지의 잡음 격리 특성이 TSOP 패키지의 잡음 격리 특성보다 전달되는 잡음에 더 약하고 민감하다는 것이 발견되었다. 또한 자체 및 전달 잡음 특성을 조절하는데 있어서는 모듈상의 디커풀링 커패시터(decoupling capacitors)들 위치가 패키지 자체의 리드선 인덕턴스(lead inductance)보다 더 중요하다는 것을 또한 시뮬레이션 결과들은 보여준다. 따라서 잡음 억제나 잡음 전달로부터 격리의 목표설정 값을 만족시키는 것은 패키지 형태 뿐 아니라 모듈 전체를 고려한 파워 분배 시스템의 설계를 통해서만 얻어질 수 있다. This paper illustrates the noise characteristics under chip's core operations according to types of packages and modules for DDR DRAM. For analyzing this, the impedance profiles and power noises are analyzed with DRAM chips having commercial TSOP package and commercial FBGA package on TSOP-based DIMM and FBGA-based DIMM. In controversy with common concepts, we find that the noise-isolation characteristics of FBGA package are more weak and sensitive on transferred noises than those of the TSOP package. In addition, the simulated results show that the decoupling capacitor locations of modules are more important to control the self and transfer noise characteristics than the lead inductance of the packages. Therefore, satisfying the target spec of the noise suppression and isolation can be achieved through the design of power distribution systems only with considering not only the package types but also the whole module system.

Improvements of VLSI Circuit Performances According to using Manufacturable Low-K Interlayer Dielectrics

위재경,박영준,민홍식,승만호,김용수,이정석,김중헌,이성준,박상종,우선웅,이종근 대한전자공학회 1998 대한전자공학회 학술대회 Vol.1998 No.1

고속 메모리 모듈에서 칩 간의 파워커플링에 의한 파워 잠음 분석

위재경 대한전자공학회 2004 電子工學會論文誌-SD (Semiconductor and devices) Vol.41 No.10

이 논문은 파워 잡음 특성이 칩(chip)의 코아 동작에 따라 DDR DRAM용 모듈(Module)과 패키지(package)의 종류의 영향을 받는 다는 것을 보여주고 있다. 이를 분석하기 위해 상용 TSOP-based DIMM 과 FBGA-based DIMM에서 FBGA와 TSOP 패키지형 DRAM 칩을 가지고 임피던스 모양과 파워 잡음을 분석하였다. 일반적인 상식과 달리, FBGA 패키지의 잡음 격리 특성이 TSOP 패키지의 잡음 격리 특성보다 전달되는 잡음에 더 약하고 민감하다는 것이 발견되었다. 또한 자체 및 전달 잡음 특성을 조절하는데 있어서는 모듈상의 디커풀링 커패시터(decoupling capacitors)들 위치가 패키지 자체의 리드선 인덕턴스(lead inductance)보다 더 중요하다는 것을 또한 시뮬레이션 결과들은 보여준다. 따라서 잡음 억제나 잡음 전달로부터 격리의 목표설정 값을 만족시키는 것은 패키지 형태 뿐 아니라 모듈 전체를 고려한 파워 분배 시스템의 설계를 통해서만 얻어질수 있다. This paper illustrates the noise characteristics under chip's core operations according to types of packages and modules for DDR DRAM For analyzing this, the impedance profiles and power noises are analyzed with DRAM chips having commercial TSOP package and commercial FBGA package on TSOP-based DIMM and FBGA-based DIMH In controversy with common concepts, we find that the noise-isolation characteristics of FBGA package are more weak and sensitive on transferred noises than those of the TSOP package. In addition, the simulated results show that the decoupling capacitor locations of modules are more important to control the self and transfer noise characteristics than the lead inductance of the packages. Therefore, satisfying the target spec of the noise suppression and isolation can be achieved through the design of power distribution systems only with considering not only the package types but also the whole module system.

연결선 특성과 신호 무결성에 미치는 밑층 기하구조 효과들

魏在慶,김용주 대한전자공학회 2002 電子工學會論文誌-SD (Semiconductor and devices) Vol.39 No.9

Characteristics of interconnect lines considering underlayer geometries of a silicon substrate and crossing metal lines are experimentally analyzed through elaborately devised patterns. In this work, test patterns for transmission lines having several kinds of underlayer geometries were devised, and the signal characteristics and responses are measured by S-parameter and time domain reflection meter (TDR). The patterns were designed and fabricated with a deep-submicron CMOS DRAM technology having 1 Tungsten and 2 Aluminum metals. From the analysis of measured results on the patterns, it is founded that the effects of underlayer line structures on line parameters (especially line capacitance and resistance) and signal distortions occurred from them cannot be negligible. The results provide useful and insightful understanding in the skew balance of package leads and global signal lines such as high-speed clock and data lines. 실리콘 기판과 교차하는 금속 선의 밑층 기하구조를 고려한 연결선로의 특성이 정교하게 고안된 패턴을 가지고 실험적으로 분석되었다.이 작업에서, 여러 종류의 밑층 기하구조에 따른 전송선로을 위한 테스트 패턴들을 고안하 였고,신호 특성과 반응은 S-parameter 와 TDR을 통해 측정되었다. 사용된 패턴은 두개의 알루미늄 선과 한 개의 텅스텐 선을 가지는 deep-submicron CMOS DRAM 기술을 가지고 설계되고 제작되었다. 패턴위에서 측정되 결과 분석으로부터, 라인 파라메터들 (특히 라인 커패시턴스와 저항) 과 그것들에 의한 신호 왜곡에 대한 밑층 구조에 의한 효과는 무시 할수 없음을 발견하였다. 그러한 결과는 고속 클럭과 데이터 라인 같은 글로벌 신호 선이나 패키지 리드의 스큐 발렌스의 심도있고 유용한 이해에 도움이 된다.

고속 디지털 보드를 위한 새로운 전압 버스 설계 방법

위재경 대한전자공학회 2006 電子工學會論文誌-SD (Semiconductor and devices) Vol.43 No.12

Fast and accurate power bus design (FAPUD) method for multi-layers high-speed digital boards is devised for the power supply network design tool for accurate and precise high speed board. FAPUD is constructed, based on two main algorithms of the PBEC (Path Based Equivalent Circuit) model and the network synthesis method. The PBEC model exploits simple arithmetic expressions of the lumped 1-D circuit model from the electrical parameters of a 2-D power distribution network. The circuit level design based on PBEC is carried with the proposed regional approach. The circuit level design directly calculates and determines the size of on-chip decoupling capacitors, the size and the location of off-chip decoupling capacitors, and the effective inductances of the package power bus. As a design output, a lumped circuit model and a pre-layout of the power bus including a whole decoupling capacitors are obtained after processing FAPUD. In the tuning procedure, the board re-optimization considering simultaneous switching noise (SSN) added by I/O switching can be carried out because the I/O switching effect on a power supply noise can be estimated over the operation frequency range with the lumped circuit model. Furthermore, if a design changes or needs to be tuned, FAPUD can modify design by replacing decoupling capacitors without consuming other design resources. Finally, FAPUD is accurate compared with conventional PEEC-based design tools, and its design time is 10 times faster than that of conventional PEEC-based design tools. 다층 고속 디지털 보드에 대한 빠르고 정확한 전압 버스 설계 방법은 정확하고 정밀한 고속 보드에 전원 공급망 설계 방법을 위해 고안 되었다. FAPUD는 PBEC(Path Based Equivalent Circuit)모델과 망 합성 방법의 두 중요 알고리즘을 기반으로 구성된다. PBEC 모델 기반의 회로 레벨의 2차원 전원 분배 망의 전기적 값으로부터 lumped 1차원 회로 모델로 간단한 산술 표현들을 활용한다. 제안된 PBEC 기반인 회로 단계 설계는 제안한 지역 접근법을 이용해 수행된다. 이 회로 단계 설계는 온칩 디커플링 커패시터의 크기, 오프칩 디커플링 커패시터의 위치와 크기, 패키지 전압 버스의 유효한 인덕턴스를 직접 결정하고 계산한다. 설계 출력에 따라 모든 디커플링 커패시터가 포한된 lumped 회로 모델과 전압 버스의 레이아웃은 FAPUD 방법을 이용한 후 얻을 수 있다. 미세조정 과정에서, I/O switching에 의해 덧붙여진 Simultaneous Switching Noise(SSN)를 고려한 보드 재 최적화가 수행될 수 있다. 이는 전원 공급 잡음에 I/O 동작 효과가 lumped 회로 모델을 가지고 전 동작 주파수 범위에 대해 추산될 수 있기 때문이다. 게다가 만약 설계에 조정이 필요하거나 교체해야 한다면, FAPUD 방법은 다른 전면 설계 변경 없이 디커플링 커패시터들을 대체하여 설계를 수정하는 것이 가능하다. 마지막으로 FAPUD 방법은 전형적인 PEEC 기본 설계 방법과 비교해 정확하고 FAPUD 방법의 설계 시간은 전형적인 PEEC 기본 설계 방법의 시간보다 10배가 빠르다.

The Simple Model for Broadband Properties of Transmission Line on Semiconductor Substrate

위재경,남상욱,박영준,민홍식 대한전자공학회 1996 대한전자공학회 학술대회 Vol.1996 No.1

기능 안전을 준수한 차량용 반도체 개발을 위한 기술적 고려 사항

위재경,채승엽 대한전자공학회 2014 전자공학회지 Vol.41 No.1