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        새로운 고속 저전력 TSPC D-플립플롭을 사용한 CMOS Dual-Modulus 프리스케일러 설계

        오근창(Oh, Kun-Chang),이재경(Lee, Jae-Kyong),강기섭(Kang, Ki-Sub),박종태(Park, Jong-Tae),유종근(Yu, Chong-Gun) 한국전기전자학회 2005 전기전자학회논문지 Vol.9 No.2

        프리스케일러는 PLL을 이용한 주파수합성기의 동작속도를 좌우하는 중요한 구성블록으로써, 고속 동작 특성과 저전력 소모 특성을 동시에 만족해야 한다. 따라서 프리스케일러에 사용되는 D-플립플롭의 설계가 중요하다. 기존의 TSPC D-플립플롭은 출력단의 글리치나 비대칭적인 전파지연시간, 클럭의 프리차지구간에서 내부노드의 불필요한 충 방전으로 인해 소비전력이 증가하는 단점이 있다. 본 논문에서는 이러한 단점을 개선한 새로운 동적 플립플롭을 제안하였다. 제안한 플립플롭은 방전억제방식을 사용하여 글리치를 최소화하였고, 대칭적 전파지연시간을 만들어줌으로써 속도를 향상시켰으며, 불필요한 방전을 제거하여 저전력 특성을 얻을 수 있었다. 제안된 플립플롭의 성능평가를 위해 CMOS 공정변수를 이용하여 128/129 분주 프리스케일러를 구성한 결과 최대 5GHz까지 동작 하였으며, 이는 같은 조건에서 4.5GHz까지 동작하는 기존의 회로에 비해 향상된 결과이다. 또한 4GHz에서 전력소모가 0.394mW로 기존구조에 비해 약 34%의 전력소모를 줄일 수 있다. A prescaler is an essential building block for PLL-based frequency synthesizers and must satisfy high-speed and low-power characteristics. The design of D-flip flips used in the prescaler implementation is thus critical. Conventional TSPC D-flip flops suffer from glitches, unbalanced propagation delay, and unnecessary charge/discharge at internal nodes in precharge phase, which results in increased power consumption. In this paper a new dynamic D-flip flop is proposed to overcome these problems. Glitches are minimized using discharge suppression scheme, speed is improved by making balanced propagation delay, and low power consumption is achieved by removing unnecessary discharge. The proposed D-flip flop is employed in designing a 128/129 dual-modulus prescaler using CMOS process parameters. The designed prescaler operates up to 5GHz while conventional one can operate up to 4.5GHz under same conditions. It consumes 0.394mW at 4GHz that is a 34% improved result compared with conventional one.

      • 2.4㎓ ISM 대역 응용을 위한 저전력 CMOS Fractional-N 주파수합성기 설계

        오근창(Kun-Chang Oh),김경환(Kyung-Hwan Kim),박종태(Jong-Tae Park),유종근(Chong-Gun Yu) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.6

        본 논문에서는 Bluetooth, Zigbee, WLAN 등 2.4㎓ 대역 ISM-band 응용 분야를 위한 저 전력 주파수 합성기를 설계하였다. 저 전력 특성을 얻기 위해 전류소모가 큰 VCO, prescaler, Σ-Δ modulator 등의 전력소모를 최적화하는데 중점을 두고 설계하였다. VCO는 전력소모 측면에서 유리한 NP-core 유형의 구조를 선택하여 위상잡음 특성과 전력소모를 최적화하였으며, prescaler는 정적 전류소모가 거의 없는 동적 회로 기술이 적용된 D-F/F을 사용하여 전력소모를 줄였다. 또한 다수의 로직으로 구성되는 3차 Σ-Δ modulator는 ‘mapping circuit’으로 구조를 단순화하여 작은 면적과 저 전력소모 특성을 갖도록 하였다. 0.18㎛ CMOS 공정으로 IC를 제작하여 성능을 측정한 결과 설계된 주파수 합성기는 1.8V 전원전압에서 7.9㎃의 전류를 소모하고, 100㎑ offset에서 -96㏈c/㎐, 1㎒ offset에서 -118㏈c/㎐의 위상 잡음 특성을 보였다. 또한 spur 잡음 특성은 -70㏈c이며, 25㎒ step의 주파수 변화에 따른 위상 고정 시간은 약 15㎲이다. 설계된 회로의 칩 면적은 pad를 포함하여 1.16㎟이며 pad를 제외한 면적은 0.64㎟이다. A low-power 2.4㎓ fractional-N frequency synthesizer has been designed for 2.4㎓ ISM band applications such as Bluetooth, Zigbee, and WLAN. To achieve low-power characteristic, the design has been focused on the power optimization of power-hungry blocks such as VCO, prescaler, and Σ-Δ modulator. An NP-core type VCO is adopted to optimize both phase noise and power consumption. Dynamic D-F/Fs with no static DC current are employed in designing the low-power prescaler circuit. The Σ-Δ modulator is designed using a modulus mapping circuit for reducing hardware complexity and power consumption. The designed frequency synthesizer which was fabricated using a 0.18㎛ CMOS process consumes 7.9㎃ from a single 1.8V supply voltage. The experimental results show that a phase noise of 118㏈c/㎐ at 1㎒ offset, the reference spur of 70㏈c at 25㎒ offset, and the channel switching time of 15㎲ over 25㎒ transition have been achieved. The designed chip occupies an area of 1.16㎟ including pads where the core area is only 0.64㎟.

      • KCI등재

        UHF 대역 RFID 리더 응용을 위한 주파수합성기 설계

        金庚煥(Kyung-Hwan Kim),吳根昌(Kun-Chang Oh),朴鍾泰(Jong-Tae Park),劉宗根(Chong-Gun Yu) 대한전기학회 2008 전기학회논문지 Vol.57 No.5

        In this paper a Fractional-N frequency synthesizer is designed for UHF RFID readers. It satisfies the ISO/IEC frequency band(860-960MHz) and is also applicable to mobile RFID readers. A VCO is designed to operate at 1.8GHz band such that the LO pulling effect is minimized. The 900MHz differential I/Q LO signals are obtained by dividing the differential signal from an integrated lo8GHz VCO. It is designed using a 0.18㎛ RF CMOS process. The measured results show that the designed circuit has a phase noise of -103dBc/Hz at 100KHz offset and consumes 9mA from a 1.8V supply. The channel switching time of 10㎲ over 5MHz transition have been achieved, and the chip size including PADs is 1.8×0.99㎜.

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