온도 및 공정 보상 전류 미러를 이용한 정밀한 전류 레퍼런스

양병도(Byung-Do Yang) 大韓電子工學會 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.8

본 논문에서는 온도 및 공정 보상 전류 미러(temperature and process compensation current mirror: TPC-CM)를 이용한 정밀 전류 레퍼런스를 제안하였다. 온도 변화에 영향을 받지 않는 기준 전류는 절대 온도에 비례하여 증가하는 PTAT(proportional to absolute temperature) 전류와 온도에 반비례하여 감소하는 CTAT(complementary to absolute temperature) 전류의 합으로 생성된다. 그러나 온도 계수(temperature coefficient)와 기준 전류의 크기는 공정 변화에 크게 영향을 받는다. 이런 공정 변화를 보정하기 위하여, 제안된 TPC-CM에서는 온도 계수와 기준 전류의 크기를 조절하는 두 개의 이진 가중치 전류 미러(binary weighted current mirror)를 이용하였다. 제작된 각 칩마다 PTAT 전류와 CTAT 전류를 측정한 후, 기준 전류의 크기가 온도에 상관없이 일정하도록, TPC-CM의 스위치 코드를 결정하고 그 값을 비휘발성 메모리에 저장한다. 시뮬레이션에서 TPC-CM는 공정변화 영향을 19.7%에서 0.52%로 줄였다. 제안된 전류 레퍼런스는 3.3V 0.35㎛ CMOS공정을 이용하여 제작되었으며, 측정된 칩의 기준 전류 변화율은 20℃∼100℃에서 0.42%였다. In this paper, an accurate current reference using temperature and process compensation current mirror (TPC-CM) is proposed. The temperature independent reference current is generated by summing a proportional to absolute temperature (PTAT) current and a complementary to absolute temperature (CTAT) current. However, the temperature coefficient and magnitude of the reference current are influenced by the process variation. To calibrate the process variation, the proposed TPC-CM uses two binary weighted current mirrors which control the temperature coefficient and magnitude of the reference current. After the PTAT and CTAT current is measured, the switch codes of the TPC-CM is fixed in order that the magnitude of reference current is independent to temperature. And, the codes are stored in the non-volatile memory. In the simulation, the effect of the process variation is reduced to 0.52% from 19.7% after the calibration using a TPC-CM in chip-by-chip. A current reference chip is fabricated with a 3.3V 0.35㎛ CMOS process. The measured calibrated reference current has 0.42% variation for 20℃∼100℃.

광범위 출력전압을 위한 고정밀 BiCMOS cascode 전류미러

양병도(Byung-Do Yang) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.3

본 논문에서는 광범위 출력전압을 위한 고정밀 BiCMOS cascode 전류미러를 제안하였다. 제안한 전류미러는 베이스 전류에러를 보상하는 BJT 전류미러를 기본으로 하고 있다. NMOS-NMOS cascode 구조 대신에 npn-NMOS cascode 구조를 사용하여, 출력저항과 출력전압 범위를 증가시켰다. npn 전류 복사 트랜지스터는 입력전류를 출력전류로 복사하고, NMOS 트랜지스터는 출력저항을 증가시켜 정밀한 전류 복사를 가능케 한다. 제안한 전류미러는 광범위 출력전압에서 정밀하게 전류를 복사한다. 5V/16V 0.5um BCD 공정을 이용하여 제작한 칩을 측정하여 검증하였고, 0.3V∼16V의 출력전압 범위에서 전류 에러는 -2.5%∼1.0%이다. A highly accurate wide swing BiCMOS cascode current mirror is proposed. It uses the base-current compensated BJT current mirror. It increases both output impedance and output voltage range by using the npn-NMOS cascode instead of the NMOS-NMOS cascode. The npn transistor copies the input current and the NMOS transistor increases the output impedance for the accurate current mirroring. The proposed current mirror achieves highly constant current for wide output voltage range. Simulation results were verified with measurements performed on a fabricated chip using a 5/16V 0.5um BCD process. It has only -2.5%~1.0% current error for 0.3V~16V output voltage range.

LED 백라이트를 위한 고속 스위칭 전류-펄스 드라이버

양병도(Byung-Do Yang),이용규(Yong-Kyu Lee) 대한전자공학회 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.7

본 논문에서는 LED 백라이트를 위한 고속 스위칭 전류-펄스 드라이버(Current-Pulse Driver)를 제안하였다. 제안한 전류-펄스 드라이버는 드레인 정규화 전류미러(Regulated Drain Current Mirror : RD-CM)[1]와 고전압 NMOS 트랜지스터(High-Voltage NMOS Transistor : HV-NMOS)로 구성되었다. 동적 gain-boosting 앰프(Dynamic Gain-Boosting Amplifier : DGB-AMP)를 사용하여 전류-펄스 스위칭 응답속도를 향상시켰다. 출력 전류-펄스 스위치가 꺼졌을 때, RD-CM의 HV-NMOS 게이트 커패시턴스에 충전된 전하가 방전되지 않기 때문에 스위치가 다시 켜졌을 때, HV-NMOS 게이트 커패시턴스를 다시 충전할 필요가 없다. 제안한 전류-펄스 드라이버에서는 게이트 커패시턴스의 반복적인 충?방전 시간을 제거함으로써 전류-펄스 스위칭 동작을 고속으로 하도록 하였다. 검증을 위하여 5V/40V 0.5um BCD 공정으로 칩을 제작하였다. 제안한 전류-펄스 드라이버의 스위칭 지연시간을 기존 드라이버에서의 700ns에서 360ns로 줄일 수 있었다. A fast-switching current-pulse driver for light emitting diode (LED) backlight is proposed. It uses a regulated drain current mirror (RD-CM) [1] and a high-voltage NMOS transistor (HV-NMOS). It achieves the fast-response current-pulse switching by using a dynamic gain-boosting amplifier (DGB-AMP). The DGB-AMP does not discharge the large HV-NMOS gate capacitance of the RD-CM when the output current switch turns off. Therefore, it does not need to charge the HV?NMOS gate capacitance when the switch turns on. The proposed current-pulse driver achieves the fast current switching by removing the repetitive gate discharging and charging. Simulation results were verified with measurements performed on a fabricated chip using a 5V/40V 0.5um BCD process. It reduces the switching delay to 360ns from 700ns of the conventional current-pulse driver.

선택적으로 클럭 신호를 입력하는 저 전력 전류구동 디지털-아날로그 변환기

양병도(Byung-Do Yang),민제중(Jae-Joong Min) 大韓電子工學會 2011 電子工學會論文誌-SD (Semiconductor and devices) Vol.48 No.10

본 논문에서는 선택적으로 클럭 신호를 입력하는 저 전력 전류구동 10비트 D/A 변환기 회로를 제안하였다. 제안된 DAC에 서는 데이터가 변하지 않는 전류원 셀에 클럭 신호를 제한하여 클럭 전력 소모를 줄였다. 제안된 DAC는 1.2V 0.13μm CMOS 공정을 사용하여 제작되었으며 DAC 칩 면적은 0.21mm2였다. 200MHz 샘플링 주파수와 1MHz 입력 신호 주파수에서 제안된 DAC의 전력 소모량은 4.46mW였다. 클럭 신호에서 소모되는 전력은 입력 주파수가 1.25MHz와 10MHz일 때 각각 30.9%와 36.2%로 감소되었다. 측정된 SFDR은 입력주파수가 1MHz와 50MHz일 때 각각 72.8dB와 56.1dB였다. This paper proposes a low power current-steering 10-bit DAC selecting clock enable signal. The proposed DAC reduces the clock power by cutting the clock signal to the current-source cells in wihich the data will not be changed. The proposed DAC was implemented using a 0.13μm CMOS process with VDD=1.2V. Its core area is 0.21mm2. It consumes 4.46mW at 1MHz signal frequency and 200MHz sampling rate. The clock power is reduced to 30.9% and 36.2% of a conventional DAC at 1.25MHz and 10MHz signal frequencies respectively. The measured SFDRs are 72.8dB and 56.1dB at 1MHz and 50MHz signal frequencies respectively.

250mV 입력 부스트 컨버터를 위한 스타트업 전압 발생기

양병도,Yang, Byung-Do 한국정보통신학회 2014 한국정보통신학회논문지 Vol.18 No.5

This paper proposes a start-up voltage generator for reducing the minimum input supply voltage of DC-DC boost converters to 250mV. The proposed start-up voltage generator boosts 250mV input voltage to over 500mV to charge the capacitor for starting the boost converter. After the boost converter operates initially with the supply voltage charged in the capacitor, it uses its boosted output voltage for the supply voltage. Therefore, after the start-up operation, the proposed DC-DC boost converter works as the same as the conventional one. The proposed start-up voltage generator reduces the threshold voltage of the transistors by adjusting the body voltage at a low input voltage. This causes the higher clock frequency and the larger current to a Dickson charge-pump for boosting the input voltage. The proposed start-up voltage generator was implemented with a $0.18{\mu}m$ CMOS process. Its clock frequency and output voltage were 34.5kHz and 522mV at 250mV input voltage, respectively. 본 논문에서는 DC-DC 부스트 컨버터의 최소 입력전압을 250mV 까지 낮출 수 있도록 하는 저전압 스타트업 전압 발생기를 제안 하였다. 제안된 스타트업 전압 발생기는 250mV의 입력전압을 500mV 이상으로 승압시켜 커패시터에 충전한다. 이후, 커패시터에 저장된 전압으로 부스트 컨버터를 시동시킴으로써, 250mV의 낮은 입력 전압에서도 부스트 컨버터가 동작을 시작할 수 있도록 하였다. 부스트 컨버터가 정상 동작한 후에는, 부스트 컨버터에 의하여 만들어지는 승압된 출력전압을 다시 부스트 컨버터의 전원으로 사용하게 함으로써, 스타트업 동작 후에는 기존 부스트 컨버터와 동일한 높은 전력 변환 효율로 동작 하도록 하였다. 제안된 스타트업 전압 발생기는 낮은 입력전압에서 트랜지스터의 바디전압을 조절하여 트랜지스터의 문턱전압을 낮춤으로써, 입력전압을 승압시키는 딕슨 차지펌프에 높은 클럭 주파수와 큰 전류를 공급하도록 하였다. 제안된 스타트업 전압 발생기는 $0.18{\mu}m$ CMOS 공정으로 제작되었으며, 250mV의 입력전압에서 생성된 클럭 주파수와 출력전압은 각각 34.5kHz와 522mV였다.

공급전압 전하재활용을 이용한 저전력 SRAM

양병도(Byung-Do Yang),이용규(Yong-Kyu Lee) 대한전자공학회 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.5

본 논문에서는 공급전압의 전하를 재활용하여 전력소모를 줄인 저전력 SRAM(Low power SRAM using supply voltage charge recycling: SVCR-SRAM)을 제안하였다. 제안한 SVCR-SRAM은 SRAM 셀 블록을 두 개의 셀 블록으로 나누어 두 종류의 공급전압을 공급한다. 이중 하나는 VDD와 VDD/2이고, 다른 하나는 VDD/2와 GND이다. N비트 셀들이 연결되었을 때, VDD와 VDD/2의 전원으로 동작하는 N/2비트의 셀들에서 사용된 전하는 나머지 VDD/2와 GND의 전원으로 동작하는 N/2비트의 셀들에서 재활용된다. SVCR 기법은 전력소모가 많은 비트라인, 데이터 버스, SRAM 셀에서 사용되어 전력소모를 줄여준다. 다른 부분들에서는 동작속도를 높이기 위해 VDD와 GND의 공급전압을 사용하였다. 또한, SVCR-SRAM에서는 Body-effect로 인한 SRAM 셀들의 누설전류가 크게 감소하는 효과가 있다. 검증을 위하여, 64K비트(8K×8비트)SRAM chip을 VDD=1.8V, 0.18㎛ CMOS 공정으로 구현하였다. 제작된 SVCR-SRAM에서는 쓰기전력의 57.4%와 읽기전력의 27.6%가 줄었다. A low power SRAM using supply voltage charge recycling (SVCR-SRAM) scheme is proposed. It divides into two SRAM cell blocks and supplies two different powers. A supplied power is VDD and VDD/2. The other is VDD/2 and GND. When N-bit cells are accessed, the charge used in N/2-bit cells with VDD and VDD/2 is recycled in the other N/2-bit cells with VDD/2 and GND. The SVCR scheme is used in the power consuming parts which bit line, data bus, word line, and SRAM cells to reduce dynamic power. The other parts of SRAM use VDD and GND to achieve high speed. Also, the SVCR-SRAM results in reducing leakage power of SRAM cells due to the body-effect. A 64K-bit SRAM (8K×8bits) is implemented in a 0.18㎛ CMOS process. It saves 57.4% write power and 27.6% read power at VDD=1.8V and f=50㎒.

전력-종속 데이터 반전 기법을 이용한 저전력 상변환 메모리

양병도(Byung-Do Yang) 대한전자공학회 2007 電子工學會論文誌-SD (Semiconductor and devices) Vol.44 No.11

전력-종속 데이터 반전 기법(power-dependant data inversion: PDI)을 이용하는 저전력 PRAM을 제안하였다. PRAM은 많은 쓰기 전류를 오랜 시간동안 필요로 하기 때문에 많은 쓰기 전력을 소모하게 되고, ‘1’과 ‘0’을 저장하는데 사용하는 전력이 다르다. PDI는 이런 특성을 이용하여 원본 데이터와 반전된 데이터를 저장하기 위해 필요한 전력을 비교한 후, 전력을 적게 소모하는 데이터를 저장한다. PDI 기법은 각 데이터마다 추가적인 반전 비트를 사용 하지만, 기존의 쓰기 기법과 비교하여 최대전력과 평균전력을 각각 50%와 37.5% 이하로 크게 줄일 수 있다. 8bit 데이터를 저장하기 위한 평균 전력은 반전 비트의 영향으로 41%이하가 된다. 128×8bits 1K-bit PRAM 칩을 0.5㎛ GST 셀을 갖는 0.8㎛ CMOS 공정으로 구현하였다. A low power PRAM using a power-dependant data inversion (PDI) scheme is proposed. The PRAM consumes large write power because large write currents are required during long time. Also, the power consumptions for storing ‘1’ and ‘0’ are different. The PDI circuit compares the power consumptions to store the original data and its inverted data, and then it stores the less power consuming data. Although the PDI scheme needs an additional inversion bit per data, the maximum and average powers of the PDI can be under 50% and 37.5% of the conventional write scheme, respectively. The average power for storing 8bit data is under 41%, due to the inversion bit. The 1K-bit PRAM chip with 128×8bits was implemented with a 0.8㎛ CMOS technology with a 0.5㎛ GST cell.

바이어스 전류 제어을 통한 일정 트랜스컨덕턴스 증폭기

김병진(Byung-Jin Kim),오재문(Jae-Mun Oh),우기찬(Ki-Chan Woo),윤희라(Hee-Ra Yun),양병도(Byung-Do Yang) 대한전자공학회 2015 대한전자공학회 학술대회 Vol.2015 No.6

This paper proposes PVT(Process, Voltage, Temperature) independent transconductance amplifier. The proposed transconductance amplifier uses an adaptive bias current control scheme against PVT variation. The adaptive bias current control was implemented a replica transconductance amplifier and a bias current control circuit. The proposed transconductance amplifier was fabricated with 0.18y㎛ CMOS process. The area and power consumption of the transconductance amplifier was xxx um2 and xxx W respectively. The variation of transconductance was reduced from xxx uA/V(xx%) to xxx uA/V(xx%).

EEPROM을 이용한 전하센서

이동규,김해봉,양병도,김영석,이형규,Lee, Dong-Kyu,Jin, Hai-Feng,Yang, Byung-Do,Kim, Young-Suk,Lee, Hyung-Gyoo 한국전기전자재료학회 2010 전기전자재료학회논문지 Vol.23 No.8

The devices based on electrically erasable programmable read-only memory (EEPROM) structure are proposed for the detection of external electric charges. A large size charge contact window (CCW) extended from the floating gate is employed to immobilize external charges, and a control gate with stacked metal-insulator-metal (MIM) capacitor is adapted for a standard single polysilicon CMOS process. When positive voltage is applied to the capacitor of CCW of an n-channel EEPROM, the drain current increases due to the negative shift of its threshold voltage. Also when a pre-charged external capacitor is directly connected to the floating gate metal of CCW, the positive charges of the external capacitor make the drain current increase for n-channel, whereas the negative charges cause it to decrease. For an p-channel, however, the opposite behaviors are observed by the external voltage and charges. With the attachment of external charges to the CCW of EEPROM inverter, the characteristic inverter voltage behavior shifts from the reference curve dependent on external charge polarity. Therefore, we have demonstrated that the EEPROM inverter is capable of detecting external immobilized charges on the floating gate. and these devices are applicable to sensing the pH's or biomolecular reactions.

육성용접된 Inconel 718 합금의 마찰교반을 이용한 개질처리 효과

송국현,홍도형,양병모,Song, Kuk Hyun,Hong, Do Hyeong,Yang, Byung Mo 한국재료학회 2013 한국재료학회지 Vol.23 No.9

To evaluate the development of the microstructure and mechanical properties on surface modified and post-heattreated Inconel 718 alloy, this study was carried out. A friction stir process as a surface modification method was employed, and overlap welded Inconel 718 alloy as an experimental material was selected. The friction stir process was carried out at a tool rotation speed of 200 rpm and tool down force of 19.6-39.2 kN; post-heat-treatment with two steps was carried out at $720^{\circ}C$ for 8 h and $620^{\circ}C$ for 6 h in vacuum. To prevent the surface oxidation of the specimen, the method of using argon gas as shielding was utilized during the friction stir process. As a result, applying the friction stir process was effective to develop the grain refinement accompanied by dynamic recrystallization, which resulted in enhanced mechanical properties as compared to the overlap welded material. Furthermore, the post-heat-treatment after the friction stir process accelerated the formation of precipitates, such as gamma prime (${\gamma}^{\prime}$) and MC carbides, which led to the significant improvement of mechanical properties. Consequently, the microhardness, yield, and tensile strengths of the post-heat-treated material were increased more than 110%, 124% and 85 %, respectively, relative to the overlap welded material. This study systematically examined the relationship between precipitates and mechanical properties.