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EDAS_P 시스팀에서 Graphic Tool개발 (SYMED_P, SCHED_P)
박인학,Park, In-Hag 한국전자통신연구원 1987 전자통신 Vol.9 No.1
EDAS_P 시스팀을 이루고 있는 8개의 tool 중 symbol의 모양을 정의하는 SYMED_P, 전자회로도를 입력시키는 SCHED_P, 그리고 논리 검증결과를 그림으로 표현하는 WAVGR_P는 graphics 기술을 이용하여 정보를 취급한다. 본고에서는 그림으로 정보를 표현하는데 필요한 기술을 발췌식으로 선별하여 소개하였으며, 그림정보를 표현하는 형식 및 정보의 종류를 설명한다.
이효찬,박인학,임태호,문대철,Lee, Hyo-Chan,Park, In-hag,Im, Tae-ho,Moon, Dai-Tchul 한국정보통신학회 2020 한국정보통신학회논문지 Vol.24 No.3
인간의 눈과 같이 이미지에서 유용한 정보를 추출하는 기능은 인공지능 컴퓨터 구현에 필수적인 인터페이스 기술이다. 이미지에서 건물을 인식하여 추론하는 기술은 다양한 형태의 건물 외관, 계절에 따른 주변 잡음 이미지의 변화, 각도 및 거리에 따른 왜곡 등으로 다른 이미지 인식 기술 보다 인식률이 떨어진다. 지금까지 제시된 컴퓨터 비전(Computer Vision) 기반의 건물 인식 알고리즘들은 건물 특성을 수작업으로 정의하기 때문에 분별력과 확장성에 한계가 있다. 본 논문은 최근 이미지 인식에 유용한 딥러닝의 CNN(Convolutional Neural Network) 모델을 활용하는데 건물 외관에 나타나는 변화, 즉 계절, 조도, 각도 및 원근에 의해 떨어지는 인식률을 향상시키는 새로운 방법을 제안한다. 건물 전체 이미지와 함께 건물의 특징을 나타내는 부분 이미지들, 즉 창문이나 벽재 이미지의 데이터 세트를 함께 학습시키고 건물 인식에 활용함으로써 일반 CNN 모델 보다 건물 인식률을 약 14% 향상됨을 실험으로 증명하였다. The ability to extract useful information from an image, such as the human eye, is an interface technology essential for AI computer implementation. The building recognition technology has a lower recognition rate than other image recognition technologies due to the various building shapes, the ambient noise images according to the season, and the distortion by angle and distance. The computer vision based building recognition algorithms presented so far has limitations in discernment and expandability due to manual definition of building characteristics. This paper introduces the deep learning CNN (Convolutional Neural Network) model, and proposes new method to improve the recognition rate even by changes of building images caused by season, illumination, angle and perspective. This paper introduces the partial images that characterize the building, such as windows or wall images, and executes the training with whole building images. Experimental results show that the building recognition rate is improved by about 14% compared to the general CNN model.
이효찬,문대철,박인학,허강,Lee, Hyo-Chan,Moon, Dai-Tchul,Park, In-hag,Heo, Kang 한국정보통신학회 2016 한국정보통신학회논문지 Vol.20 No.9
본 논문에서는 차선 검출 알고리즘에 병렬처리를 적용하여 성능을 개선하였다. 차선 검출은 지능형 보조 시스템으로써 자동차가 차선을 이탈하면 경보음 또는 핸들을 보정해줌으로써 운전자를 돕는 보조 시스템이다. 병렬 처리 알고리즘 중 데이터 레벨 병렬처리는 설계가 간단하지만 병목현상이 발생하는 문제가 있다. 제안하는 고속 데이터 레벨 병렬처리 알고리즘은 병목현상을 줄여 성능이 향상되었다. 실제 블랙박스 도로 영상을 도입하여 알고리즘을 측정한 결과 싱글 코어 경우 약 30 Frames/sec의 성능을 얻었다. 병렬처리를 적용한 결과로써 옥타코어 기준으로 데이터 레벨인 경우 약 100 Frames/sec의 성능을, 고속 데이터 레벨인 경우는 약 150 Frames/sec의 성능을 얻을 수 있다. we improved the performance by parallelizing lane detection algorithms. Lane detection, as a intellectual assisting system, helps drivers make an alarm sound or revise the handle in response of lane departure. Four kinds of algorithms are implemented in order as following, Gaussian filtering algorithm so as to remove the interferences, gray conversion algorithm to simplify images, sobel edge detection algorithm to find out the regions of lanes, and hough transform algorithm to detect straight lines. Among parallelized methods, the data level parallelism algorithm is easy to design, yet still problem with the bottleneck. The high-speed data level parallelism is suggested to reduce this bottleneck, which resulted in noticeable performance improvement. In the result of applying actual road video of black-box on our parallel algorithm, the measurement, in the case of single-core, is approximately 30 Frames/sec. Furthermore, in the case of octa-core parallelism, the data level performance is approximately 100 Frames/sec and the highest performance comes close to 150 Frames/sec.
효율적 디버깅을 위한 디자인 체크포인트 기반 시뮬레이션 방법
심규호,김남도,박인학,민병언,양세양,Shim, Kyu-Ho,Kim, Nam-Do,Park, In-Hag,Min, Byeong-Eon,Yang, Sei-Yang 한국정보처리학회 2012 정보처리학회논문지 A Vol.19 No.3
디지털시스템 설계에 대한 HDL 시뮬레이션을 통한 검증 과정에서는 설계에 대한 분석 및 디버깅을 위하여 설계에 존재하는 수많은 신호선들에 대하여 시뮬레이션 실행 중에 시그널 덤핑을 통한 가시도 확보가 필요하게 된다. 그러나 이와 같은 시그널 덤핑은 일반적으로 시뮬레이션의 속도를 크게 떨어뜨리는 문제점을 가지고 있거나, 시뮬레이션의 실행 횟수를 늘리는 문제점을 초래한다. 본 논문에서는 디자인 체크포인트를 활용하여서 시그널 덤핑을 효율적이며 신속하게 수행하는 시뮬레이션 방법을 제시하고, 이를 시스템반도체급의 대규모 회로인 산업체 설계들에 적용하여 제안된 방법이 효과적임을 확인하였다. The visibility for signals in designs is required for their analysis and debug during the verification process. It could be achieved through the signal dumping for designs during the execution of HDL simulation. However, such signal dumping, in general, degrades the speed of simulation significantly, or can result in the number of simulation runs. In this paper, we have proposed an efficient and fast simulation method for dumping based on the design checkpoint, and shown its effectiveness by applying it to industrial SOC designs.
효율적인 HDL 디버깅을 위한 아키텍쳐 자동 생성 시스템
문대철,박인학,Moon, Dai-Tchul,Cheng, Xie,Park, In-Hag 한국정보통신학회 2013 한국정보통신학회논문지 Vol.17 No.7
본 논문은 Verilog HDL이나 VHDL로 설계된 디지털 회로의 구조를 효율적으로 분석하고 디버깅 할 수 있는 ECAD 소프트웨어를 제안한다. 이 소프트웨어는 HDL 코드를 파싱하여 내부 구조에 대한 정보를 추출한 후 여러 가지 종류의 그래픽 도우미 예를 들면, 배치배선 알고리즘을 적용하여 생성된 계층구조의 논리회로도, 각 모듈을 구성하는 요소들을 나타내는 객체 나무 그래픽, 인스턴스들의 계층구조를 나타내는 인스턴스 나무 그래픽, 내부 시그널 간의 관계를 나타내는 시그널 관계도(SPD, signal propagation diagram) 등으로 표현된다. 디버깅에 가장 중요한 기능은 여러 가지 다른 관점의 설계 정보(HDL 코드, 객체 나무, 인스턴스 나무, SPD, 파형 등)에서 임의의 객체로부터 출발하여 동일한 설계 정보를 찾아내는 기능이다. 이러한 기능들은 설계자가 수작업으로 HDL 코드를 분석하고 버그를 찾아내는 기능을 효율적으로 수행할 수 있도록 돕는다. In this paper, we propose a new ECAD software for efficiently analyzing and debugging of digital architecture implemented in Verilog HDL or VHDL codes. This software firstly elaborates HDL codes so as to extract internal architecture structure, then generates several graphical aids such as hierarchical schematics by applying placement and routing algorithm, object tree to show configuration of each module, instance tree to show hierarchical structure of instances, and SPD (Signal Propagation Diagram) to show internal interconnections. It is more important function that same objects in different views(HDL codes, object tree, instance tree, SPD, waveform etc.) can be highlighted at the starting any object. These functions are sure to improve efficiency of manual job to fix bugs or to analyze HDL codes.